一种带复位端的低功耗主从D触发器制造技术

本实用新型专利技术的一种带复位端的低功耗主从D触发器涉及一种D触发器，目的是为了克服现有主从型D触发器功耗较大的问题，包括D触发器电路和双门控电路；所述双门控电路包括第一门控电路和第二门控电路；所述第一门控电路，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKMB：信号CKMB的逻辑非信号为信号CKM；所述第二门控电路，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKSB：信号CKSB的逻辑非信号为信号CKS；双门控电路将信号CKMB和信号CKM分别加载于主触发器中传输门的两端、将信号CKSB和信号CKS分别加载于从触发器中传输门的两端，进而控制输出信号Q的状态。

A low power master-slave D flip-flop with reset terminal

【技术实现步骤摘要】
一种带复位端的低功耗主从D触发器
本技术涉及一种D触发器，具体涉及利用门控电路进行控制的主从型D触发器。
技术介绍
D触发器因具有结构简单、功能完善等优点，得到了广泛的使用和研究。但是，由于时钟信号在变化，主从触发器就会交替着进行工作，从而产生动态功耗。过高的功耗不仅使其难以应用于便携式设备中，而且会造成芯片过热导致其性能下降、寿命缩短，另外过大的功耗还要求电路采用昂贵的封装和散热设备，用以保证电路的正常工作。
技术实现思路
本技术的目的是为了克服现有主从型D触发器功耗较大的问题，提供一种带复位端的低功耗主从D触发器。本技术的一种带复位端的低功耗主从D触发器，包括D触发器电路，所述D触发器电路用于输入信号D，输出信号Q、信号DB和信号QB；且信号D和信号DB互为逻辑非关系；输出信号Q和信号QB互为逻辑非关系；主从D触发器还包括双门控电路；所述双门控电路包括第一门控电路和第二门控电路；所述第一门控电路，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKMB：信号CKMB的逻辑非信号为信号CKM；所述第二门控电路，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKSB：信号CKSB的逻辑非信号为信号CKS；双门控电路将信号CKMB和信号CKM分别加载于主触发器中传输门的两端、将信号CKSB和信号CKS分别加载于从触发器中传输门的两端，进而控制输出信号Q的状态；且时钟信号CLK、信号D、信号Q、信号CKMB和信号CKSB满足如下关系：本技术的有益效果是：本技术提出了一种基于双门控技术的带复位端的低功耗主从D触发器，可以显著降低D触发器功耗。利用双门控电路控制着D触发器电路中传输门，使得本新型的基于门控时钟技术的复位主从D触发器功耗仅为普通复位主从D触发器的约50％，达到了低功耗的效果。附图说明图1为本技术的一种带复位端的低功耗主从D触发器的电路图；图2为图1的等效电路图；图3为本技术的一种带复位端的低功耗主从D触发器的仿真图。具体实施方式具体实施方式一：本实施方式的一种带复位端的低功耗主从D触发器，包括D触发器电路1，D触发器电路1用于输入信号D，输出信号Q、信号DB和信号QB；且信号D和信号DB互为逻辑非关系；输出信号Q和信号QB互为逻辑非关系；主从D触发器还包括双门控电路；双门控电路包括第一门控电路2-1和第二门控电路2-2；第一门控电路2-1，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKMB：信号CKMB的逻辑非信号为信号CKM；第二门控电路2-2，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKSB：信号CKSB的逻辑非信号为信号CKS；双门控电路将信号CKMB和信号CKM分别加载于主触发器中传输门的两端、将信号CKSB和信号CKS分别加载于从触发器中传输门的两端，进而控制输出信号Q的状态；且时钟信号CLK、信号D、信号Q、信号CKMB和信号CKSB满足如下关系：具体地，门控时钟技术是低功耗设计方法中条件控制技术的一种。其原理是在电路处于空闲状态，即触发器的输入与输出相等时，通过控制传输门的关断让整个电路不再工作。本实施方式中的D触发器电路1为单边沿触发。假设时钟信号的周期为3ms，输入信号的周期为20ms，则在3个时钟周期的时间里，输入信号都不会发生变化，并且输出也不会发生变化。但是，由于时钟信号在变化，主从触发器就会交替着进行工作，产生动态功耗。本实施方式的原理是在电路中加入一个门控结构，使得时钟信号无论怎样变化，在输入与输出相等时，都没有有效的作用，可以解决由于时钟信号在变化，主从触发器交替着进行工作产生动态功耗的问题。具体实施方式二：本实施方式为具体实施方式一的进一步说明，其中，第一门控电路2-1包括第一POMS、第二PMOS、第三PMOS、第四PMOS、第五PMOS、第一NMOS、第二NMOS、第三NMOS、第四NMOS和第五NMOS；第一NMOS的栅极与CLK信号输出端电气连接，第一NMOS的源极同时与第二NMOS和第三NMOS的漏极电气连接，第一NMOS的漏极同时与第一POMS、第二PMOS和第三PMOS的源极电气连接、且第一NMOS的漏极作为CKMB信号输出端；第二NMOS的栅极与DB信号输出端电气连接、第二NMOS的源极与第四NMOS的漏极电气连接；第四NMOS的栅极与Q信号输出端电气连接、第四NMOS的源极接地；第三NMOS的栅极与D信号输出端电气连接、第三NMOS的源极与第五NMOS的漏极电气连接；第五NMOS的栅极与QB信号输出端电气连接、第五NMOS的源极接地；第一POMS的栅极与CLK信号输出端电气连接、第一POMS的漏极接VDD；第二PMOS的栅极与Q信号输出端电气连接、第二PMOS的漏极与第四PMOS的源极电气连接；第四PMOS的栅极与D信号输出端电气连接、第四PMOS的漏极接VDD；第三PMOS的栅极与QB信号输出端电气连接、第三PMOS的漏极与第五PMOS的源极电气连接；第五PMOS的栅极与DB信号输出端电气连接、第五PMOS的漏极接VDD具体实施方式三：本实施方式为具体实施方式二的进一步说明，其中，第二门控电路2-2包括第六PMOS、第七PMOS、第八PMOS、第九PMOS、第十PMOS、第六NMOS、第七NMOS、第八NMOS、第九NMOS和第十NMOS；第六PMOS的栅极与CLK信号输出端电气连接，第六PMOS的漏极同时与第七PMOS和第八PMOS的源极电气连接，第六PMOS的源极同时与第六NMOS、第七NMOS和第八NMOS的漏极电气连接、且第六PMOS的源极作为CKSB信号输出端；第七PMOS的栅极与D信号输出端电气连接、第七PMOS的漏极与第九PMOS的源极电气连接；第九PMOS的栅极与QB信号输出端电气连接、第九PMOS的漏极接VDD；第八PMOS的栅极与DB信号输出端电气连接、第八PMOS的漏极与第十PMOS的源极电气连接；第十PMOS的栅极与Q信号输出端电气连接、第十PMOS的漏极接VDD；第六NMOS的栅极与CLK信号输出端电气连接、第六NMOS的源极接地；第七NMOS的栅极与QB信号输出端电气连接、第七NMOS的源极与第九NMOS的漏极电气连接；第九NMOS的栅极与QB信号输出端电气连接、第九NMOS的源极接地；第八NMOS的栅极与D信号输出端电气连接、第八NMOS的源极与第十NMOS的漏极电气连接；第十NMOS的栅极与Q信号输出端电气连接、第十NMOS的源极接地。具体实施方式四：本实施方式为具体实施方式一、二或三的进一步说明，其中，D触发器电路1的主触发器包括反相器INV3、反相器INV4、传输门TG1、传输门TG2和与非门NAND1；反相器INV3的输入端与Q信号输出端电气连接、输出端分别作为DB信号输出端以及与传输门TG1的其中一个输入输出端电气连接，传输门TG1的另一个输入输出端与反相器INV4的输入端电气连接；传输门TG1的端与CKMB信号输出端电气连接，传输门TG1的C端与CKM信号输出端电气连接；与非门NAND1的其中一个输入端与复位rb信号输出端电气连本文档来自技高网...

【技术保护点】
1.一种带复位端的低功耗主从D触发器，包括D触发器电路(1)，所述D触发器电路(1)用于输入信号D，输出信号Q、信号DB和信号QB；且信号D和信号DB互为逻辑非关系；输出信号Q和信号QB互为逻辑非关系；其特征在于，主从D触发器还包括双门控电路；所述双门控电路包括第一门控电路(2‑1)和第二门控电路(2‑2)；所述第一门控电路(2‑1)，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKMB：信号CKMB的逻辑非信号为信号CKM；所述第二门控电路(2‑2)，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKSB：信号CKSB的逻辑非信号为信号CKS；双门控电路将信号CKMB和信号CKM分别加载于D触发器电路(1)的主触发器中传输门的两端、将信号CKSB和信号CKS分别加载于D触发器电路(1)的从触发器中传输门的两端，进而控制输出信号Q的状态；且时钟信号CLK、信号D、信号Q、信号CKMB和信号CKSB满足如下关系：

【技术特征摘要】
1.一种带复位端的低功耗主从D触发器，包括D触发器电路(1)，所述D触发器电路(1)用于输入信号D，输出信号Q、信号DB和信号QB；且信号D和信号DB互为逻辑非关系；输出信号Q和信号QB互为逻辑非关系；其特征在于，主从D触发器还包括双门控电路；所述双门控电路包括第一门控电路(2-1)和第二门控电路(2-2)；所述第一门控电路(2-1)，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKMB：信号CKMB的逻辑非信号为信号CKM；所述第二门控电路(2-2)，用于根据时钟信号CLK、信号D、信号Q、信号DB和信号QB的电平状态，输出信号CKSB：信号CKSB的逻辑非信号为信号CKS；双门控电路将信号CKMB和信号CKM分别加载于D触发器电路(1)的主触发器中传输门的两端、将信号CKSB和信号CKS分别加载于D触发器电路(1)的从触发器中传输门的两端，进而控制输出信号Q的状态；且时钟信号CLK、信号D、信号Q、信号CKMB和信号CKSB满足如下关系：2.根据权利要求1所述的一种带复位端的低功耗主从D触发器，其特征在于，第一门控电路(2-1)包括第一POMS、第二PMOS、第三PMOS、第四PMOS、第五PMOS、第一NMOS、第二NMOS、第三NMOS、第四NMOS和第五NMOS；第一NMOS的栅极与CLK信号输出端电气连接，第一NMOS的源极同时与第二NMOS和第三NMOS的漏极电气连接，第一NMOS的漏极同时与第一POMS、第二PMOS和第三PMOS的源极电气连接、且第一NMOS的漏极作为CKMB信号输出端；第二NMOS的栅极与DB信号输出端电气连接、第二NMOS的源极与第四NMOS的漏极电气连接；第四NMOS的栅极与Q信号输出端电气连接、第四NMOS的源极接地；第三NMOS的栅极与D信号输出端电气连接、第三NMOS的源极与第五NMOS的漏极电气连接；第五NMOS的栅极与QB信号输出端电气连接、第五NMOS的源极接地；第一POMS的栅极与CLK信号输出端电气连接、第一POMS的漏极接VDD；第二PMOS的栅极与Q信号输出端电气连接、第二PMOS的漏极与第四PMOS的源极电气连接；第四PMOS的栅极与D信号输出端电气连接、第四PMOS的漏极接VDD；第三PMOS的栅极与QB信号输出端电气连接、第三PMOS的漏极与第五PMOS的源极电气连接；第五PMOS的栅极与DB信号输出端电气连接、第五PMOS的漏极接VDD。3.根据权利要求2所述的一种带复位端的低功耗主从D触发器，其特征在于，第二门控电路(2-2)包括第六PMOS、第七PMOS、第八PMOS、第九PMOS、第十PMOS、第六NMOS、第七NMOS、第八NMOS、第九NMOS和第十NMOS；第六PMOS的栅极与CLK信号输出端电气连接，第六PMOS的漏极同时与第七PMOS和第八PMOS的源极电气连接，第六PMOS的源极同时与第六NMOS、第七NMOS和第八NMOS的漏极电气连接、且第六PMOS的源极作为CKSB信号输出端；第七PMOS的栅极与D信号输出端电气连接、第七PMOS的漏极与第九PMOS的源极电气连接；第九PMOS的...

【专利技术属性】
技术研发人员：刘倩，郑国旭，冯月，张凤全，
申请(专利权)人：哈尔滨理工大学，
类型：新型
国别省市：黑龙江,23