一种读卡电路及智能电能表制造技术

本申请公开了一种读卡电路，包括：微处理器、延时电路、时钟信号发生电路以及卡座；所述微处理器分别与所述延时电路、所述时钟信号发生电路以及所述卡座相连，用于输出复位信号并对CPU卡进行读写操作；所述延时电路分别与所述微处理器以及所述卡座相连，用于将所述微处理器输出的所述复位信号延时输出至所述卡座；所述时钟信号发生电路分别与所述微处理器以及所述卡座相连，用于输出时钟信号至所述卡座。该读卡电路能够实现CPU卡的有效读写，保障预付费成功率。本申请还公开了一种智能电能表，同样具有上述技术效果。

A card reading circuit and intelligent energy meter

【技术实现步骤摘要】
一种读卡电路及智能电能表
本申请涉及电力设备
，特别涉及一种读卡电路；还涉及一种智能电能表。
技术介绍
随着智能电网的建设，国家电网以及各地方电力公司的预付费表的种类越来越多，CPU卡的协议也各异，因此，设计一种兼容各类CPU卡的读卡电路尤为必要。另外，根据《Q/GDW1365-2013智能电能表信息交换安全认证技术规范》以及《智能电能表安全芯片使用手册》的要求，时钟信号加到卡座上的相应触点后，复位信号需保持较长时钟周期的低电平来复位CPU卡。然而，不同电力公司的CPU卡对复位时间有差异，若在时钟信号还未稳定时发送复位信号，则会造成CPU卡复位失败，进而导致预付费失败。有鉴于此，如何有效实现CPU卡的读写，保障预付费成功率是本领域技术人员亟待解决的技术问题。
技术实现思路
本申请的目的是提供一种读卡电路及智能电能表，能够实现CPU卡的有效读写，保障预付费成功率。为解决上述技术问题，本申请提供了一种读卡电路，包括：微处理器、延时电路、时钟信号发生电路以及卡座；所述微处理器分别与所述延时电路、所述时钟信号发生电路以及所述卡座相连，用于输出复位信号并对CPU卡进行读写操作；所述延时电路分别与所述微处理器以及所述卡座相连，用于将所述微处理器输出的所述复位信号延时输出至所述卡座；所述时钟信号发生电路分别与所述微处理器以及所述卡座相连，用于输出时钟信号至所述卡座。可选的，所述延时电路包括：电阻与电容；所述电阻的一端与所述的微处理器的复位信号输出引脚相连，所述电阻的另一端与所述卡座的复位信号输入触点及所述电容的一端相连，所述电容的另一端接地。可选的，所述电阻具体为2千欧，所述电容具体为100纳法。可选的，所述时钟信号发生电路包括晶振电路和与非门。可选的，所述与非门具体为74HC00D与非门。可选的，所述卡座具体为KF-101M型卡座。可选的，所述微处理器具体为HT6025微处理器。为解决上述技术问题，本申请还提供了一种智能电能表，所述智能电能表设置有如上述任一项所述的读卡电路。本申请所提供的读卡电路，包括：微处理器、延时电路、时钟信号发生电路以及卡座；所述微处理器分别与所述延时电路、所述时钟信号发生电路以及所述卡座相连，用于输出复位信号并对CPU卡进行读写操作；所述延时电路分别与所述微处理器以及所述卡座相连，用于将所述微处理器输出的所述复位信号延时输出至所述卡座；所述时钟信号发生电路分别与所述微处理器以及所述卡座相连，用于输出时钟信号至所述卡座。显然，本申请所提供的读卡电路，设置有延时电路，并将此延时电路分别与微处理器以及卡座相连，以通过此延时电路对微处理器输出的复位信号进行延时，实现当时钟信号发生电路稳定输出时钟信号后，再输出复位信号至卡座的目的，能够有效避免在时钟信号未稳定时输出复位信号至卡座所导致的复位失败，从而实现CPU卡的有效读写，保障预付费成功率。本申请所提供的智能电能表，同样具有上述技术效果。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例所提供的一种读卡电路的示意图；图2为本申请实施例所提供的另一种读卡电路的示意图。具体实施方式本申请的核心是提供一种读卡电路与智能电能表，能够实现CPU卡的有效读写，保障预付费成功率。为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。请参考图1，图1为本申请实施例所提供的一种读卡电路的示意图；结合图1，该读卡电路包括：微处理器10、延时电路20、时钟信号发生电路30以及卡座40；具体的，微处理器10分别与延时电路20、时钟信号发生电路30以及卡座40相连，一方面负责输出复位信号至延时电路20以及时钟信号发生电路30。另一方面负责对插接于卡座40的CPU卡进行读写操作。其中，在一种具体的实施方式中，微处理器10具体为HT6025微处理器。具体的，HT6025微处理器的内核采用ARMCortex-M0处理芯片，可有效的满足功耗与能效要求。同时，HT6025微处理器配有256KFlash、32KSRAM、等，在功能、性能及可靠性方面均能够较好满足电网对表计微处理器的要求。因此，鉴于HT6025微处理器的上述特性，本实施例具体选用HT6025微处理器进行复位信号输出、CPU卡读写等操作。延时电路20分别连接微处理器10以及卡座40，用于将微处理器10输出的复位信号延时输出至卡座40，以确保时钟信号发生电路30输出稳定的时钟信号后，再输出复位信号至卡座40，保障CPU卡的有效读写。对于延时电路20的具体电路结构，本申请不做唯一限定，可以根据实际需要进行差异性设置。在一种具体的实施方式中，延时电路20包括电阻R与电容C；电阻R的一端与微处理器10的复位信号输出引脚相连，电阻R的另一端与卡座40的复位信号输入触点及电容C的一端相连，电容C的另一端接地。具体的，参考图2所示，本实施例提供了一种简单可行的延时电路20，即RC延时电路，该RC延时电路包括电阻R与电容C。其中，电阻R的一端与微处理器10的复位信号输出引脚相连，电阻R的另一端与卡座40的复位信号输入触点以及电容C的一端相连，电容C的另一端接地。从而，根据RC延时电路的延时原理可得复位信号的延时时间为上式中，τ表示延时时间，R与C分别表示电阻值与电容值，E表示CPU卡的工作电压，U表示电容C的充电电压。同样，对于电阻R的具体电阻值以及电容C的具体电容值，本申请不做限定，可以根据实际应用对延时时间的需求进行相适应的设置。在一种具体的实施方式中，电阻R的电阻值具体为2千欧，电容C的电容具体为100纳法。具体的，本实施例中，电阻R的电阻值具体设置为2千欧，电容C的电容值具体设置为100纳法，于是，在CPU卡的工作电压为5V的情况下，基于上述延时时间的计算公式可得此时的延时时间大约为120微秒，从而使输出至卡座40的复位信号具有大约120微秒的延时，实现时钟信号稳定后，再输出复位信号至卡座40的复位信号输入触点的目的。时钟信号发生电路30分别与微处理器10以及卡座40相连，用于输出时钟信号至卡座40，具体即输出时钟信号至卡座40的时钟信号输入触点。在一种具体的实施方式中，时钟信号发生电路30包括晶振电路与与非门。该与非门分别与晶振电路以及微处理器10相连。可选的，上述与非门具体为74HC00D型与非门。具体的，参考图2所示，本实施例具体选用了74HC00D与非门，且该与非门的电气连接方式具体如下：74HC00D与非门的1A引脚与1B引脚均连接于晶振电路的晶振G的一端，74HC00D与非门的1Y引脚与2A引脚均连接于晶振电路的晶振G的另一端。74HC00D与非门的2B引脚与微处理器10相连，具体即与微处理器10的复位信号输出引脚相连。74HC00D与非门的2Y引本文档来自技高网...

【技术保护点】
1.一种读卡电路，其特征在于，包括：微处理器、延时电路、时钟信号发生电路以及卡座；所述微处理器分别与所述延时电路、所述时钟信号发生电路以及所述卡座相连，用于输出复位信号并对CPU卡进行读写操作；所述延时电路分别与所述微处理器以及所述卡座相连，用于将所述微处理器输出的所述复位信号延时输出至所述卡座；所述时钟信号发生电路分别与所述微处理器以及所述卡座相连，用于输出时钟信号至所述卡座。

【技术特征摘要】
1.一种读卡电路，其特征在于，包括：微处理器、延时电路、时钟信号发生电路以及卡座；所述微处理器分别与所述延时电路、所述时钟信号发生电路以及所述卡座相连，用于输出复位信号并对CPU卡进行读写操作；所述延时电路分别与所述微处理器以及所述卡座相连，用于将所述微处理器输出的所述复位信号延时输出至所述卡座；所述时钟信号发生电路分别与所述微处理器以及所述卡座相连，用于输出时钟信号至所述卡座。2.根据权利要求1所述的读卡电路，其特征在于，所述延时电路包括：电阻与电容；所述电阻的一端与所述的微处理器的复位信号输出引脚相连，所述电阻的另一端与所述卡座的复位信号输入触点及所述...

【专利技术属性】
技术研发人员：方晓健，孙奇烽，卢玉凤，傅红君，
申请(专利权)人：华立科技股份有限公司，
类型：新型
国别省市：浙江,33