显示面板、驱动电路及显示面板制作方法技术

一种显示面板、驱动电路及显示面板制作方法，其中显示面板包括基板、多个标准像素单元以及多个虚置像素单元。多个第一导体图案及一遮蔽图案层的多个遮蔽区块于基板上呈阵列排列。各标准像素单元包括第一导体图案中的一第一导体图案及遮蔽区块中的一第一遮蔽区块，第一遮蔽区块分别与第一导体图案重叠。各虚置像素单元包括些遮蔽区块中的一第二遮蔽区块，第二遮蔽区块未与第一导体图案重叠，其中基板的第一边缘与标准像素单元中的一标准像素单元相邻虚置像素单元的第二边缘相隔第一间距，第一间距介于50微米与3000微米之间。

【技术实现步骤摘要】
显示面板、驱动电路及显示面板制作方法
本专利技术涉及一种电子装置，且特别涉及一种显示面板、驱动电路及显示面板制作方法。
技术介绍
液晶显示面板可由对向基板、阵列基板(arraysubstrate)以及位于两基板之间的液晶层(liquidcrystallayer)所构成。为了提高工艺效率，现行液晶显示面板的制作多是先组立阵列基板板材及对向基板板材，并将液晶材料密封于其间，以形成具有多个显示面板的母板。此后，再将母板切割为多个独立的显示面板。因应广泛的产品需求，显示面板的尺寸常有不同的设计。现行液晶显示面板的制作需针对不同尺寸的显示面板开发掩模，而无法降低制作成本，也不利于客制化特殊尺寸的显示面板。
技术实现思路
本专利技术的一实施例中，提供一种显示面板，其架构有助于提升显示面板尺寸制作的弹性、改善显示面板切割工艺后导电材料腐蚀的缺点，且避免显示面板切割工艺中不同膜层或元件发生短路的问题。本专利技术的一实施例提出一种显示面板，包括一基板、多个标准像素单元以及多个虚置像素单元。多个第一导体图案及一遮蔽图案层的多个遮蔽区块于该基板上呈阵列排列；各该标准像素单元包括所述多个第一导体图案中的一第一导体图案及所述多个遮蔽区块中的一第一遮蔽区块，所述多个第一遮蔽区块分别与所述多个第一导体图案重叠；各该虚置像素单元包括所述多个遮蔽区块中的一第二遮蔽区块，所述多个第二遮蔽区块未与所述多个第一导体图案重叠，其中该基板的一第一边缘与所述多个标准像素单元中的一标准像素单元相邻所述多个虚置像素单元的一第二边缘相隔一第一间距，该第一间距介于50微米与3000微米之间。本专利技术的一实施例中，提供一种驱动电路，其架构有助于提升驱动电路切割工艺的良率及避免信号干扰问题。本专利技术的一实施例提出一种驱动电路，包括多个阶级电路以及多个阶级连接线。各该阶级电路包括多个主动元件；所述多个阶级连接线中位于边缘的一第一阶级连接线电性连接于所述多个阶级电路中的两个阶级电路之间，该第一阶级连接线的一区段相邻设置于一净空区域，该净空区域位于所述多个阶级电路中相邻的两个阶级电路之间，所述多个主动元件空出该净空区域，该净空区域的长度介于50微米与150微米之间，该净空区域的宽度介于50微米与150微米之间。本专利技术的一实施例中，提供一种驱动电路，其架构有助于提升驱动电路切割工艺的良率及避免信号干扰问题。本专利技术的一实施例提出一种驱动电路，包括多个阶级电路以及多个阶级连接线。各该阶级电路包括多个主动元件；所述多个阶级连接线中的一第一阶级连接线电性连接于所述多个阶级电路中的两个阶级电路之间，该第一阶级连接线具有一第一区段及一第二区段，该第一区段位于所述多个阶级电路中相邻的两个阶级电路之间，该第一区段的线宽小于该第二区段的线宽。本专利技术的一实施例中，提供一种显示面板制作方法，其架构有助于提升显示面板尺寸制作的弹性、改善显示面板切割工艺后导电材料腐蚀的缺点，且避免显示面板切割工艺中不同膜层或元件发生短路的问题。本专利技术的一实施例提出一种显示面板制作方法，包括提供一基板材料层、形成多个标准像素单元及多个虚置像素单元以及沿至少一切割面切割该基板材料层。其中其中多个第一导体图案及一遮蔽图案层的多个遮蔽区块于该基板材料层上呈阵列排列，各该标准像素单元包括所述多个第一导体图案中的一第一导体图案及所述多个遮蔽区块中的一第一遮蔽区块，所述多个第一遮蔽区块分别与所述多个第一导体图案重叠，各该虚置像素单元包括所述多个遮蔽区块中的一第二遮蔽区块，所述多个第二遮蔽区块未与所述多个第一导体图案重叠。其中该至少一切割面中的一切割面与所述多个标准像素单元中的一标准像素单元相邻所述多个虚置像素单元的一第一边缘相隔一第一间距，该第一间距介于50微米与3000微米之间。在本专利技术的实施例的显示面板中，由于预切割区中仅设置缺少特定材料(如导电材料)的虚置像素单元，因此切割制作出的显示面板边缘不会有导电材料裸露，而可避免显示面板切割工艺中不同膜层或元件发生短路的问题或避免切割工艺后腐蚀的问题，进而确保显示品质。此外，为了避免信号干扰，在显示面板切割工艺之后进行驱动电路切割，以切断阶级连接线。阶级连接线具有宽度不同的区段，或者阶级连接线在预切割的区段可远离其他元件设置，以提高驱动电路切割工艺的良率。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。附图说明图1A是本专利技术一实施方式的显示面板的俯视示意图。图1B及图1C分别是沿图1A的剖线I-I’、II-II’绘制的剖面示意图。图2是本专利技术一实施方式的显示面板的母板的俯视示意图。图3A至图3I是本专利技术一实施方式的局部的母板的制造流程的剖面示意图。图4是本专利技术一实施方式的母板的显示面板切割工艺的俯视示意图。图5至图7分别是本专利技术一实施方式的显示面板的剖面示意图。图8A是本专利技术图1A所绘制的显示面板10局部的俯视示意图。图8B至图8D分别是本专利技术图8A所绘制的显示面板局部区域的俯视示意图。图9至图11分别是本专利技术一实施方式的显示面板局部的俯视示意图。附图标记说明：10、42、43、50、60、70、90、95：显示面板100、190：基板110：显示介质120：支撑结构130：导电层140：粘着层150：平坦化层160：彩色滤光图案170：遮蔽图案层170S、170D：遮蔽区块172S、172D：开口180、182、185：绝缘层20：母板300：基板材料层301、304：导体材料层302、305：光刻胶材料层302H、305Hs、305Hd：第一未曝光区域302E1、305E1a、305E1b：第一曝光区域302E2、305E2：第二曝光区域302P、305P：图案化光刻胶层303、306：第一掩模303Q、306Qs、306Qd：掩模图案410、420、430：外部电路700：遮光胶条800a、800b、800c、800d、900、1000：阶级连接线810S、810G、810SM：主动元件连接线810Sn、810Gn、810SMn、EP1n、EP2n：开口890、990：元件连接线8001、10001：第一区段8002、10002：第二区段10001a～10001c：分支AA：显示区NAA：非显示区DR、DR1、DR2：驱动电路区B、B1、B2：周边线路区BD：接合区C、C1～C3：预切割区SPC：标准像素单元DPC、DPC5、DPC6、DPC7：虚置像素单元SSC、SSC9、SSC11：标准阶级电路DSC、DSC11：虚置阶级电路WTH1、WTH2、WW：宽度LL、LN1：长度DIS1、DIS2：间距E1、E2、E3：边缘GI1、GI2、PV1：绝缘区块WGI1、WPV1：拟绝缘区块G1、G2、S1、S2、D1、D2：导体图案WG1、WG2、WS1、WS2、WD2、WG9、WS9、WD9、WG11、WS11：拟导体图案WSM1：拟半导体图案SM1、SM2、SM9：半导体图案PE1：像素电极CR：中央区CS1～CS3：切割面L1、L2：曝光光束TFT8a、TFT8b、TFT9a、TFT11a：主动元件CT8：电容器EP1、EP2：电极板WEP1、WEP2、WEP3、WEP4：拟电极板XX：净空区域W1、W2、W3、Ws、Wg、Wsm：线本文档来自技高网...

【技术保护点】
1.一种显示面板，包括：一基板，其中多个第一导体图案及一遮蔽图案层的多个遮蔽区块于该基板上呈阵列排列；多个标准像素单元，各该标准像素单元包括所述多个第一导体图案中的一第一导体图案及所述多个遮蔽区块中的一第一遮蔽区块，所述多个第一遮蔽区块分别与所述多个第一导体图案重叠；以及多个虚置像素单元，各该虚置像素单元包括所述多个遮蔽区块中的一第二遮蔽区块，所述多个第二遮蔽区块未与所述多个第一导体图案重叠，其中该基板的一第一边缘与所述多个标准像素单元中的一标准像素单元相邻所述多个虚置像素单元的一第二边缘相隔一第一间距，该第一间距介于50微米与3000微米之间。

【技术特征摘要】
2019.03.29 TW 108111231;2018.11.27 US 62/771,7671.一种显示面板，包括：一基板，其中多个第一导体图案及一遮蔽图案层的多个遮蔽区块于该基板上呈阵列排列；多个标准像素单元，各该标准像素单元包括所述多个第一导体图案中的一第一导体图案及所述多个遮蔽区块中的一第一遮蔽区块，所述多个第一遮蔽区块分别与所述多个第一导体图案重叠；以及多个虚置像素单元，各该虚置像素单元包括所述多个遮蔽区块中的一第二遮蔽区块，所述多个第二遮蔽区块未与所述多个第一导体图案重叠，其中该基板的一第一边缘与所述多个标准像素单元中的一标准像素单元相邻所述多个虚置像素单元的一第二边缘相隔一第一间距，该第一间距介于50微米与3000微米之间。2.如权利要求1所述的显示面板，其中各该标准像素单元另包括多个第二导体图案中的一第二导体图案，所述多个第一遮蔽区块另分别与所述多个第二导体图案重叠，所述多个第二遮蔽区块未与所述多个第二导体图案重叠，各该第一导体图案及各该第二导体图案分别为一栅极、一漏极或一源极。3.如权利要求1所述的显示面板，其中各该标准像素单元另包括多个像素电极中的一像素电极，各该第一遮蔽区块及各该第二遮蔽区块分别具有一第一开口及一第二开口，所述多个像素电极分别与所述多个第一遮蔽区块的所述多个第一开口重叠，所述多个像素电极未与所述多个第二遮蔽区块的所述多个第二开口重叠。4.如权利要求1所述的显示面板，其中各该标准像素单元另包括多个半导体图案中的一半导体图案，所述多个第一遮蔽区块另分别与所述多个半导体图案重叠，所述多个第二遮蔽区块未与所述多个半导体图案重叠。5.如权利要求1所述的显示面板，其中各该标准像素单元另包括一绝缘层中多个绝缘区块中的一绝缘区块，所述多个第一遮蔽区块另分别与所述多个绝缘区块重叠，所述多个第二遮蔽区块未与所述多个绝缘区块重叠。6.如权利要求1所述的显示面板，其中各该标准像素单元另包括多个彩色滤光图案中的一第一彩色滤光图案，各该虚置像素单元另包括所述多个彩色滤光图案中的一第二彩色滤光图案，所述多个第一彩色滤光图案分别对应所述多个第一导体图案设置，所述多个第二彩色滤光图案未对应所述多个第一导体图案设置。7.如权利要求1所述的显示面板，另包括一粘着层，该粘着层与部分的所述多个标准像素单元重叠。8.如权利要求1所述的显示面板，其中所述多个标准像素单元中的多个第一标准像素单元位于一显示区，所述多个虚置像素单元及所述多个标准像素单元中的多个第二标准像素单元位于一非显示区。9.如权利要求1所述的显示面板，另包括：多个标准阶级电路，各该标准阶级电路包括多个第三导体图案中的一第三导体图案，所述多个标准阶级电路对应所述多个标准像素单元设置；以及至少一虚置阶级电路，该至少一虚置阶级电路中的一虚置阶级电路对应所述多个虚置像素单元中的一虚置像素单元设置，其中该基板的该第一边缘与所述多个标准阶级电路中的一标准阶级电路相邻该至少一虚置阶级电路的一第三边缘相隔一第二间距，该第二间距介于50微米与3000微米之间。10.如权利要求9所述的显示面板，另包括多个阶级连接线，所述多个阶级连接线中位于边缘的一第一阶级连接线电性连接于该至少一虚置阶级电路中的一虚置阶级电路及所述多个标准阶级电路中的一标准阶级电路之间，该第一阶级连接线的一区段相邻设置于一净空区域，该净空区域设置于该至少一虚置阶级电路中的一虚置阶级电路与所述多个标准阶级电路中相邻该至少一虚置阶级电路的一标准阶级电路之间，各该标准阶级电路包括多个主动元件，所述多个主动元件空出该净空区域，该净空区域的长度介于50微米与150微米之间，该净空区域的宽度介于50微米与150微米之间。11.如权利要求9所述的显示面板，另包括多个阶级连接线，所述多个阶级连接线中的一第二阶级连接线电性连接于该至少一虚置阶级电路中的一虚置阶级电路及所述多个标准阶级电路中的一标准阶级电路之间，该第二阶级连接线具有一第一区段及一第二区段，该第一区段位于该至少一虚置阶级电路中的一虚置阶级电路与所述多个标准阶级电路中相邻该至少一虚置阶级电路的一标准阶级电路之间，该第一区段的线宽小于该第二区段的线宽。12.一种驱动电路，包括：多个阶级电路，各该阶级电路包括多个主动元件；以及多个阶级连接线，所述多个阶级连接线中位于边缘的一第一阶级连接线电性连接于所述多个阶级电路中的两个阶级电路之间，该第一阶级连接线的一区段相邻设置于一净空区域，该净空区域位于所述多个阶级电路中相邻的两个阶级电路之间，所述多个主动元件空出该净空区域，该净空区域的长度介于50微米与150微米之间，该净空区域的宽度介于50微米与150微米之间。13.如权利要求12所述的驱动电路，其中各该阶级电路另包括一电容器，该电容器包括一第一电极板及一第二电极板，该第一电极板具有多个第一开口，该第二电极板具有多个第二开口，且所述多个第一开口分别与所述多个第二开口重叠，该电容器空出该净空区域。14.如权利要求12所述的驱动电路，其中各该阶级电路另包括多个主动元件连接线，所述多个主动元件连接线电性连接于所述多个主动元件中并联的两个主动元件之间，以形成多个第三开口，所述多个主动元件连接线空出该净空区域。15.一种驱动电路，包括：多个阶级电路，各该阶级电路包括多个主...

【专利技术属性】
技术研发人员：石秉弘，孙伟杰，戴鹏哲，陈嘉亨，陈致锜，谢孟廷，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾,71