支持实现精确延时处理的电路结构制造技术

本实用新型专利技术涉及一种针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，包括大步进延时模块组，包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联；小步进整数延时模块组，包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接。采用了该电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理，实现了信道模拟器的多径延时功能和实现了超大带宽的处理能力，且具有较高的延时分辨率，以满足信道模拟器的功能需求。

Circuit structure supporting precise delay processing

【技术实现步骤摘要】
支持实现精确延时处理的电路结构
本技术涉及数字信号处理领域，尤其涉及信道模拟器和信道多径延时领域，具体是指一种针对超大带宽无线信道仿真支持实现精确延时处理的电路结构。
技术介绍
随着无线通信技术的演进，同时第5代通信系统进入了验证阶段，无线通信设备的测试和验证工作变得越来越复杂，而信道模拟器可以在实验室环境下仿真实际无线信道的物理特性和环境特性，通过使用信道模拟器，可以大大提高无线设备和网络设施的测试效率。为了仿真出无线信道的特征，信道模拟器需要模拟出多条空间信号的传输路径，并对这些路径赋予不同的延时。同时，随着无线通信的带宽越来越高，我们需要实现高速的数据处理能力以适应带宽的增加，但是由于FPGA芯片自身的物理条件限制，它的处理速率很难满足当前的需求，这就需要对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。
技术实现思路
本技术的目的是克服了上述现有技术的缺点，提供了一种具有高分辨率、处理能力强、结构简单的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构。为了实现上述目的，本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构如下：该针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，其主要特点是，所述的电路结构包括：大步进延时模块组；小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。较佳地，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。较佳地，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。较佳地，所述的小数延时模块组包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接较佳地，所述的大步进延时模块为双端口随机存储器或FIFO存储器。较佳地，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。较佳地，所述的大步进延时模块的输出端与寄存器相连接。较佳地，所述的移位寄存器由多个寄存器串联连接。较佳地，所述的小数延时模块包含Farrow滤波器。采用了本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。本技术方案的电路结构支持实现信道模拟器的多径延时功能，对各条径的数据实现任意延时；支持实现超大带宽的处理能力。基于FPGA实现对高速数据的处理，且具有较高的延时分辨率，以满足信道模拟器的功能需求。附图说明图1为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的并行多路处理示意图。图2为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的多径延时结构框图。图3为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的移位寄存器示意图。图4为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的实施例的移位寄存器延时示意图。图5为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的整数延时实测效果图。图6为本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的Farrow滤波器仿真结果图。具体实施方式为了能够更清楚地描述本技术的
技术实现思路
，下面结合具体实施例来进行进一步的描述。本技术的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的技术方案中，其中所包括的各个功能模块和模块单元均能够对应于集成电路结构中的具体硬件电路，因此仅涉及具体硬件电路的改进，硬件部分并非仅仅属于执行控制软件或者计算机程序的载体，因此解决相应的技术问题并获得相应的技术效果也并未涉及任何控制软件或者计算机程序的应用，也就是说，本技术仅仅利用这些模块和单元所涉及的硬件电路结构方面的改进即可以解决所要解决的技术问题，并获得相应的技术效果，而并不需要辅助以特定的控制软件或者计算机程序即可以实现相应功能。本技术的该针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，其中包括：大步进延时模块组；小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。作为本技术的优选实施方式，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。作为本技术的优选实施方式，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。作为本技术的优选实施方式，所述的小数延时模块组包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接作为本技术的优选实施方式，所述的大步进延时模块为双端口随机存储器或FIFO存储器。作为本技术的优选实施方式，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。作为本技术的优选实施方式，所述的大步进延时模块的输出端与寄存器相连接。作为本技术的优选实施方式，所述的移位寄存器由多个寄存器串联连接。作为本技术的优选实施方式，所述的小数延时模块包含Farrow滤波器。本技术的具体实施方式中，如图1所示，将原本的高速数据转换为四路不同相位的数据，四路数据分别作处理，这样FPGA内部处理速度就可以降为原来的四分之一。本技术提供了一种信道模拟器多路并行数据多径延时方案，其组成结构如图2所示，主要由三部分组成，分别是大步进延时模块，小步进整数延时模块和小数延时模块。其中大步进延时模块由基于BlockRAM的双端口RAM或FIFO构建而成，通过多个大步进模块串联起来，上一级模块的输出数据作为下一级模块的输入，来实现较长的数据延时，每一级模块输出数据作为多径信道模型的每一个子径，输出给之后更为精细的小步进延时模块和小数延时模块。小步进整数延时模块是由多相位的移位寄存器组构成，依据不同的延时时长配置，将配置的延时值翻译为地址，对各个相位的数据进行重新排布，以实现对应数据速率的延时精度。小数延时模块基于Farrow滤波器，能够精度更高的小数延时。本技术提供了一种数字信号延时处理的方法，实现对超大带宽、高速数据的多径延时处理。首先将单条高速数据流分拆为多个相位的并行多路数据流，降低数据处理速率，保证了在FPGA上的可实现性。首先使用BlockRAM构建双端口RAM或FIFO，用于大步进延时过程中的数据存储，例如，设定单个RAM/FIFO的存储深度为1024，数据位宽为32bit，速率为1105.92MHz，假定将数据分为4路并行处理，则每路数据速率及其对应的处理逻辑工作时钟为276.48MHz，对应RAM/FIFO存储数据位宽是4×32，为128bit。本方案的电路结构并不需要限定数据分路数目，数据可以被分为大于等于2的任意数目本文档来自技高网...

【技术保护点】
1.一种支持实现精确延时处理的电路结构，其特征在于，所述的电路结构包括：大步进延时模块组；小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。

【技术特征摘要】
1.一种支持实现精确延时处理的电路结构，其特征在于，所述的电路结构包括：大步进延时模块组；小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。2.根据权利要求1所述的支持实现精确延时处理的电路结构，其特征在于，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。3.根据权利要求2所述的支持实现精确延时处理的电路结构，其特征在于，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。4.根据权利要求3所述的支持实现精确延时处理的电路结构，其...

【专利技术属性】
技术研发人员：刘景鑫，赵成成，
申请(专利权)人：上海创远仪器技术股份有限公司，
类型：新型
国别省市：上海,31