采用混合晶片键合技术的全包围栅极器件架构制造技术

技术编号:22334489 阅读:40 留言:0更新日期:2019-10-19 13:06
描述了一种用于制造非平面纳米线场效应晶体管同时管理半导体加工产率和成本的系统和方法。该工艺形成交替半导体层(110,115;图1)的堆叠。蚀刻沟槽并用至少一个二氧化硅层填充所述沟槽(图2),优选地还用氮化硅层填充所述沟槽,所述沟槽的长度至少为器件沟道长度,同时由源极区的位置和漏极区的位置界定。所述工艺将第二硅衬底(305)放置在所述沟槽中的所述氧化物层和所述堆叠的最顶部半导体层两者的顶部上(图3)。通过晶片键合进行接触的两个表面使用相同类型的半导体层。将所述器件翻转,使得所述第一衬底和所述堆叠位于所述第二衬底的顶部上。将堆叠图案化成鳍,然后移除一种类型的交替层(110或115)以形成纳米线。所述工艺以形成栅极堆叠结束。

【技术实现步骤摘要】
【国外来华专利技术】采用混合晶片键合技术的全包围栅极器件架构
技术介绍
几十年来,平面晶体管(器件)一直被制造用于集成电路。然而,随着晶体管尺寸减小,短沟道效应增加。短沟道效应的一个示例是泄漏电流。功耗随着泄漏电流而增加。短沟道效应的其他示例是闩锁效应、漏极引发的势垒降低(DIBL)、穿通、性能对温度的依赖性、碰撞电离以及硅衬底和用于源极和漏极区的阱的寄生电容。在一些实施例中,使用绝缘体上硅(SOI)技术来代替体互补金属氧化物半导体(CMOS)技术,以减少短沟道效应。然而,由SOI晶片中的封装晶体管产生的热量无法传输到硅衬底的背部。使用进一步的制造步骤来制造散热器。例如,在制造晶体管之后,形成穿过块状硅层的厚度延伸到阻挡氧化物层的多个插塞。多个插塞允许器件操作所产生的热量通过块状硅层散到晶片的背表面。然而,多个插塞增加了制造成本,并且可能包括重新加工制造部件。非平面晶体管是半导体加工中用于减少短沟道效应的最新进展。三栅极晶体管、鳍式场效应晶体管(FET)和全包围栅极(GAA)晶体管是非平面晶体管的示例。然而,这些器件的制造要求可能会限制可制造性。此外,随着晶体管尺寸减小,源极区与漏极区之间的寄生泄漏路径仍然成问题。当制造非平面晶体管时,在一些实施例中,通过用于晶片键合的各种技术之一使两个衬底彼此接触。在一些实施例中,进行接触的两个衬底的表面使用不同的半导体导电层。结合不同导电层的晶片键合技术增加了晶格错位和加工缺陷。此外,在各种实施例中,用半导体加工制造这两个衬底中的每一者。对这两个衬底中的每一者进行加工也增加了加工缺陷以及制造成本。此外,晶片键合界面与有源器件之间的距离相对较小。相关联的应力和应变也会增加晶格错位和加工缺陷。鉴于上述情况,需要用于制造非平面器件同时管理半导体加工产率和成本的有效方法和系统。附图说明图1是正在制造的器件的横截面视图的概图。图2是正在制造的器件的另一横截面视图的概图。图3是正在制造的器件的另一横截面视图的概图。图4是正在制造的器件的另一横截面视图的概图。图5是正在制造的器件的另一横截面视图的概图。图6是正在制造的器件的另一横截面视图的概图。图7是正在制造的器件的另一横截面视图的概图。图8是从正在制造的半导体器件的正面的横截面视图的概图。图9是正在制造的器件的另一横截面视图的概图。图10是从正在制造的半导体器件的正面的横截面视图的概图。图11是用于为具有局部绝缘体上硅(SOI)的非平面半导体器件形成纳米线的方法的概图。图12是正在制造的器件的另一横截面视图的概图。图13是正在制造的器件的另一横截面视图的概图。图14是正在制造的器件的另一横截面视图的概图。图15是正在制造的器件的另一横截面视图的概图。图16是正在制造的器件的另一横截面视图的概图。虽然本专利技术容易具有各种修改和替代形式,但是附图以示例方式示出并且本文中详细地描述了具体实施例。然而,应理解,附图及其详细描述并不旨在将本专利技术限制于所公开的特定形式,相反,本专利技术将涵盖落入由所附权利要求限定的本专利技术范围内的所有修改、等同物和替代物。具体实施方式在以下描述中,阐述了许多具体细节以提供对本专利技术的透彻理解。然而,本领域普通技术人员应认识到,本专利技术可以在没有这些具体细节的情况下实践。在一些情况下,没有详细示出众所周知的电路、结构和技术,以避免模糊本专利技术。此外,应当理解,为了说明的简单和清楚起见,图中所示的元件不一定按比例绘制。例如,一些元件的尺寸相对于其他元件被放大。预期用于制造非平面器件同时管理半导体加工产率和成本的系统和方法。在各种实施例中,一种半导体器件制造工艺形成非平面器件或晶体管,其中器件的主体与硅衬底绝缘,但是源极区和漏极区与硅衬底不绝缘。在两个衬底中的第一衬底上,半导体器件制造工艺形成交替半导体层的堆叠,以用作栅极区中的纳米线。在各种实施例中,交替的半导体层是硅层和硅锗层。所述工艺在第一衬底的堆叠的至少最顶部半导体层中蚀刻沟槽。沟槽的长度至少与沟道长度一样长,同时由源极区的位置和漏极区的位置界定。换句话说,源极区和漏极区不被包括在沟槽中。在沟槽中形成至少一个相对厚的二氧化硅层。因此,所述工艺建立了局部绝缘体上硅(SOI),所述SOI将器件的主体与硅衬底绝缘同时未将源极区和漏极区与硅衬底绝缘。由于填充的沟槽不在源极区和漏极区的位置下方延伸,因此由后来操作的器件产生的热量通过硅衬底传输到晶片的背部。所述工艺将第二硅衬底放置在沟槽中的氧化物层和第一衬底的堆叠的最顶部半导体层两者的顶部上。在各种实施例中,进行接触的两个衬底的表面使用相同类型的半导体层。例如,两个衬底的每个表面都是硅层。结果,当所述工艺对两个衬底执行晶片键合时,减少了加工缺陷量。在各种实施例中,没有在第二衬底上执行半导体加工。因此,降低了晶格错位和加工缺陷的风险。之后,将器件翻转,使得第一衬底和堆叠位于第二衬底的顶部上。半导体器件制造工艺通过从硅层或硅锗层的堆叠形成栅极区的纳米线而继续。在接下来对图1至图16的描述中,描述了也管理加工产率和成本的非平面半导体器件的制造步骤。转到图1,示出了正在制造的半导体器件的一部分的横截面视图的概括框图。这里,交替导电层在硅衬底105的顶部上生长。在一些实施例中,首先生长硅锗半导体外延生长层110,接着是硅半导体外延生长层115,并且然后层110和115交替。在其他实施例中,堆叠另外包括砷化镓半导体层。用于堆叠的其他半导体层是可能且预期的。在所示实施例中,最顶部外延生长层120是硅半导体外延生长层。通过高温两步工艺利用氢气退火来生长硅锗外延生长105,其中生长薄的低温锗第一缓冲层、接着是生长在顶部上的较厚高温锗层。通过使用气相外延(VPE)来生长硅外延生长115,所述VPE是化学气相沉积(CVD)的修改,或者使用分子束外延(MBE)和液相外延(LPE)。生长交替的半导体层110和115,以便之后形成栅极区的纳米线。参考图2,示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。如图所示,作为硅外延生长层115的最顶部半导体层120具有蚀刻到其中的沟槽。在各种实施例中,使用干蚀刻工艺来蚀刻沟槽。硅外延生长层115的未被掩模层保护的部分浸入等离子体中,所述等离子体是反应气体。通过化学反应和/或离子轰击除去无保护层。反应产物在气流中被带走。通过调整蚀刻工艺的参数,等离子体蚀刻工艺可以在多种模式中的一种模式下操作。一些等离子体蚀刻工艺在0.1托与5托之间的压力下操作。在各种实施例中,等离子的源气体含有氯或氟。例如,使用四氯化碳(CCl4)来蚀刻硅和铝。使用三氟甲烷(CHF3)来蚀刻二氧化硅和氮化硅。使用含氧的等离子体的源气体来氧化(“灰化”)光致抗蚀剂,这有利于除去光致抗蚀剂。等离子体蚀刻工艺可以是各向同性的,即,在图案化表面上呈现出与向下蚀刻速率大致相同的横向底切速率。以下等离子体蚀刻工艺是各向同性工艺:产生高能电中性自由基,所述自由基在无保护层的表面起反应,使得在无保护层上从各个角度发生反应。等离子体蚀刻工艺也可以是各向异性的,即,呈现出比向下蚀刻速率更小的横向底切速率。各向异性等离子体蚀刻工艺用于深反应离子蚀刻。对比上述工艺的一百帕斯卡,离子研磨或溅射蚀刻工艺使用较低的压力,诸如按10毫帕斯卡的比例,并用惰性气体的高能离子轰本文档来自技高网...

【技术保护点】
1.一种半导体器件制造工艺,其包括:在第一硅衬底的顶部上形成半导体层的堆叠,其中所述堆叠包括在至少两种类型的半导体层之间交替的多个半导体层;在所述堆叠的至少最顶部半导体层中蚀刻第一沟槽,其中所述第一沟槽的长度至少是所述器件的沟道长度;在所述第一沟槽的顶部上形成至少第一氧化物层;将第二硅衬底放置在所述第一氧化物层和所述堆叠的所述最顶部半导体层两者的顶部上;将所述器件翻转,使得所述第一硅衬底和所述堆叠位于所述第二硅衬底的顶部上;从所述堆叠形成鳍图案;从所述堆叠除去除了第一类型之外的任何类型的半导体层的一部分,其中所述第一类型的半导体层在所述器件的栅极区中形成纳米线;以及在所述栅极区中的所述纳米线上形成硅层、二氧化硅层和高k膜。

【技术特征摘要】
【国外来华专利技术】2017.01.31 US 15/421,1571.一种半导体器件制造工艺,其包括:在第一硅衬底的顶部上形成半导体层的堆叠,其中所述堆叠包括在至少两种类型的半导体层之间交替的多个半导体层;在所述堆叠的至少最顶部半导体层中蚀刻第一沟槽,其中所述第一沟槽的长度至少是所述器件的沟道长度;在所述第一沟槽的顶部上形成至少第一氧化物层;将第二硅衬底放置在所述第一氧化物层和所述堆叠的所述最顶部半导体层两者的顶部上;将所述器件翻转,使得所述第一硅衬底和所述堆叠位于所述第二硅衬底的顶部上;从所述堆叠形成鳍图案;从所述堆叠除去除了第一类型之外的任何类型的半导体层的一部分,其中所述第一类型的半导体层在所述器件的栅极区中形成纳米线;以及在所述栅极区中的所述纳米线上形成硅层、二氧化硅层和高k膜。2.根据权利要求1所述的半导体器件制造工艺,其中形成所述堆叠包括生长所述多个半导体层以在放置所述第二硅衬底之前在所述第一硅衬底上形成完整的堆叠。3.根据权利要求1所述的半导体器件制造工艺,其中所述堆叠的所述最顶部半导体层包括硅。4.根据权利要求1所述的半导体器件制造工艺,其中放置所述第二硅衬底包括将所述第二硅衬底键合到所述第一氧化物层和所述堆叠的所述最顶部半导体层两者的所述顶部。5.根据权利要求4所述的半导体器件制造工艺,其中所述半导体层的堆叠与所述第二硅衬底的键合界面之间的距离包括所述第一沟槽。6.根据权利要求4所述的半导体器件制造工艺,其中所述工艺还包括在所述键合之后放弃在所述第二硅衬底上进行进一步制造加工。7.根据权利要求1所述的半导体器件制造工艺,其中在形成所述第一氧化物层之前,所述工艺还包括:在所述第一沟槽中的所述第一硅衬底上形成第二氧化物层;以及在所述第一沟槽中的所述第二氧化物层上形成氮化物层,其中所述氮化物层在所述第一沟槽中的所述第一氧化物层和所述第二氧化物层之间。8.根据权利要求8所述的半导体器件制造工艺,其中向所述最顶部半导体层下方的硅锗层中蚀刻所述第一沟槽,其中在所述硅锗层处形成所述第二氧化物层,并且在所述最顶部半导体层处形成所述氮化物层和所述第一氧化物层中的每一者。9.根据权利要求1所述的半导体器件制造工艺,其中所述第一类型的半导体层包括硅和硅锗中的一者。10.根据权利要求1所述的半导体器件制造工艺,其中当一条或多条纳米线驻留在所述第一氧化物层的顶部上时,所述工艺还包括:向所述第一氧化物层中蚀刻第二沟槽;以及针对所述一条或多条纳米线,在所述第二沟槽中沉积栅极金属。11.一种半导体器件,其包括:鳍图案,其由半导体层的堆叠形成,其中所述堆叠包括在至少两种类型的半导体层之间交替的多个...

【专利技术属性】
技术研发人员:理查德·T·舒尔茨
申请(专利权)人:超威半导体公司
类型:发明
国别省市:美国,US

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