用于集成电路装置的改进的电流感测制造方法及图纸

本发明专利技术提供了一种用于控制和感测电流的集成电路装置。该集成电路装置包括被配置用于控制主电流的主晶体管装置以及被配置用于控制组合的感测电流的多个感测晶体管装置。主晶体管装置和多个感测晶体管装置连接到共同栅极节点。主晶体管装置的导通状态电阻低于多个感测晶体管装置的组合的导通状态电阻。感测晶体管装置被分布在整个集成电路的至少一个区段上，以减小集成电路装置的至少一个局部特性对组合的感测电流的影响。

【技术实现步骤摘要】
【国外来华专利技术】用于集成电路装置的改进的电流感测相关专利申请本申请要求于2017年4月27日提交的共同拥有的美国临时专利申请No.62/490,963的优先权，该申请出于所有目的据此以引用方式并入本文。
本公开涉及感测技术电流，并且尤其涉及通过功率FET装置的电流感测。
技术介绍
集成电路装置可广泛用于控制电流。尤其是在电源领域，采用允许控制(例如，切换或调节)甚至相对大的电流的功率半导体装置或功率IC。这些装置可用于控制从在电子应用中少达毫瓦的功率至在电力传输系统中的高达兆瓦的功率。功率半导体装置的一个特定示例是功率MOSFET，其例如用于开关模式电源和汽车应用中。功率MOSFET提供高切换速度和低损耗，因此用于许多应用。对于各种应用，可期望确定流过功率半导体装置的电流。例如，确定电流可有助于避免在所连接的电子电路中的过载情况。关于上述示例性功率MOSFET，可获得允许确定电流流动的所谓的电流感测功率MOSFET。在这些装置中，通常将FET区域的一小部分分离，以形成导频或感测晶体管。导频晶体管的栅极连接到主晶体管的栅极，使得流过导频晶体管的电流在主晶体管与导频晶体管之间的感测比已知时是电流流过主晶体管的指示。
技术实现思路
然而，本申请的专利技术人确定，此类装置中电流测量的准确性不足以用于许多应用，特别是在高精度应用中，诸如其中所要求的精度高于～5％的应用和/或其中由于封装/电流分布而在整个硅中的温度不一致的应用。如专利技术人已确定的那样，不准确性的来源包括半导体装置固有的寄生电阻和热效应。因此，存在一种用于为集成电路装置提供改进的电流感测的物体，尤其提供了一种改进的高精度电流感测功率MOSFET。在本专利技术的一个方面，提供了用于控制和感测电流的集成电路装置。根据该方面的集成电路装置包括：被配置用于控制主电流的主晶体管装置；以及多个感测晶体管装置，该多个感测晶体管装置被配置用于控制组合的感测电流。主晶体管装置和多个感测晶体管装置连接到共同栅极节点。主晶体管装置的导通状态电阻低于多个感测晶体管装置的组合的导通状态电阻，并且感测晶体管装置被分布在整个集成电路的至少一个区段上，以减小集成电路装置的至少一个局部特性对组合的感测电流的影响。本专利技术的该方面的基本构思是提供具有用于承载主电流的主晶体管装置的集成电路装置和多个感测晶体管装置，该多个感测晶体管装置被配置成通过在共同栅极节点处耦接晶体管装置来提供电流感测。由于提供用于电流感测的以及在整个集成电路的至少一个区段中以分布式方式布置后者的多个，即多个感测晶体管装置，由集成电路装置中的不均匀性引起的至少一种特性诸如寄生电阻和温度梯度对组合的感测电流具有较少影响。因此，这种布置因此实现了改进的电流测量，即改进的电流感测。前述改进的电流感测特别适用于MOSFET，尽管本专利技术不限于MOSFET，但可同样地应用于其他晶体管装置，诸如IGBT、BJT或晶闸。参考下文描述的实施方案，本专利技术的上述方面以及其他方面将变得显而易见并且得以阐明。附图说明在附图中，图1示出了处于示意性前视图中的集成电路装置的实施方案；图2示出了图1的实施方案的另一个示意图；图3示出了图1的实施方案的示意性电路图；并且图4示出了具有寄生电阻的图3的示意性电路图；图5示出了集成电路装置的另一个实施方案的示意性电路图；并且图6示出了集成电路装置的另一个实施方案的示意性电路图。具体实施方式本专利申请中描述的技术特征可用于构造集成电路装置的各种实施方案。讨论了本专利技术的一些实施方案以便使得本领域的技术人员能够制造和使用本专利技术。在一个方面，提供了用于控制和感测电流的集成电路装置。根据该方面的集成电路装置包括主晶体管装置和多个感测晶体管装置。主晶体管装置被配置成控制主电流，而多个感测晶体管装置被配置用于控制组合的感测电流。主晶体管装置和多个感测晶体管装置连接到共同栅极节点，以将组合的感测电流与主电流耦接。主晶体管装置的导通状态电阻低于多个感测晶体管装置的组合的导通状态电阻。感测晶体管装置被分布在整个集成电路的至少一个区段上，其用于减小集成电路装置的至少一个局部特性对组合的感测电流的影响。集成电路装置可为允许控制电流的任何合适的类型。例如，集成电路装置可以是用于控制电流的半导体装置。集成电路装置至少包括主晶体管装置和多个感测晶体管装置。这些装置可为任何合适的类型，并且在一个实施方案中，可布置在单个(半导体)管芯上。在本专利技术的上下文中，术语“晶体管装置”被理解为至少包括单个晶体管的装置。在一个实施方案中，晶体管装置当然可包括多个晶体管，即一组晶体管。如下文将更详细地解释的那样，在对应的实施方案中，主晶体管装置和/或感测晶体管装置可由一个或多个“初级晶体管”形成，该“初级晶体管”在本申请中也被称为“初级电池”或“晶体管电池”。例如，晶体管/初级晶体管可包括BJT、IGBT、晶闸管、FET(场效应晶体管)，例如，n-MOS、p-MOS、MOSFET(金属氧化物半导体场效应晶体管)或JFET(结栅场效应晶体管)等。当然，取决于所使用的相应半导体加工方法，晶体管可以是相同类型或不同类型的。如前面所讨论的，主晶体管装置和多个感测晶体管装置连接到共同栅极节点，该共同栅极节点允许控制晶体管装置。因此，并且根据在晶体管装置(即双极或FET)内使用的晶体管的类型，共同栅极节点分别直接或间接地连接到每个晶体管的基极或每个晶体管的栅极。该设置使得施加到共同栅极节点的电压既影响主电流又影响组合的感测电流，从而有效地将这些电流彼此耦接。虽然主晶体管装置被配置成在使用期间控制主电流，但感测晶体管装置被配置成在使用期间控制组合的感测电流。就本说明而言，术语“组合的感测电流”是指当施加相应电压时流过多个感测晶体管的电流。当然，这种组合的感测电流可由多个单独的感测电流形成，该多个感测电流流过所提供的多个感测晶体管装置中的每一个。例如，在多个感测晶体管装置彼此并联连接的情况下，这些晶体管装置中的每一个将至少在晶体管装置的导通状态下在施加电压时承载组合的感测电流的一部分，该导通状态可为完全导通状态或“部分”导通状态。在使用BJT的示例性实施方案中，当将电压施加到该装置的这些端子时，相应的电流(即，主电流或感测电流)正在相应的晶体管装置的集电极与发射极之间流动。在使用FET的另一个示例性实施方案中，相应电流正在晶体管装置的源极与漏极之间流动。根据本方面，主晶体管装置被配置成具有较低的导通状态电阻以及多个感测晶体管装置的组合的导通状态电阻。换句话讲，考虑到尤其是在高电流的情况下，主晶体管装置的最大载流容量通常高于多个感测晶体管装置的总载流容量，高导通状态电阻可导致高功率耗散为热量，该热量可能难以从集成电路装置移除。在晶体管装置内使用FET的一个示例中，载流容量通常与相应FET的源极端子的表面积相关，使得与多个感测FET(即，形成多个感测晶体管装置的FET)的源极端子的总表面积相比，本示例中的主晶体管装置的FET具有更大的表面积源端子。在一个实施方案中，主晶体管装置是功率MOSFET装置。例如，功率MOSFET装置可被配置成具有在1A至40A的范围内的载流容量。如前面所论述，集成电路装置至少包括主晶体管装置和多个感测晶体管装置。当然，集成电路装置可包括另外的电路、单元、模块或本文档来自技高网...

【技术保护点】
1.一种用于控制和感测电流的集成电路装置，所述集成电路装置包括：主晶体管装置，所述主晶体管装置被配置用于控制主电流；和多个感测晶体管装置，所述多个感测晶体管装置被配置用于控制组合的感测电流；其中：所述主晶体管装置和所述多个感测晶体管装置连接到共同栅极节点；所述主晶体管装置的导通状态电阻低于所述多个感测晶体管装置的组合的导通状态电阻；并且所述感测晶体管装置被分布在整个所述集成电路的至少一个区段上，以减小所述集成电路装置的至少一个局部特性对所述组合的感测电流的影响。

【技术特征摘要】
【国外来华专利技术】2017.04.27 US 62/490,963;2018.04.24 US 15/960,8481.一种用于控制和感测电流的集成电路装置，所述集成电路装置包括：主晶体管装置，所述主晶体管装置被配置用于控制主电流；和多个感测晶体管装置，所述多个感测晶体管装置被配置用于控制组合的感测电流；其中：所述主晶体管装置和所述多个感测晶体管装置连接到共同栅极节点；所述主晶体管装置的导通状态电阻低于所述多个感测晶体管装置的组合的导通状态电阻；并且所述感测晶体管装置被分布在整个所述集成电路的至少一个区段上，以减小所述集成电路装置的至少一个局部特性对所述组合的感测电流的影响。2.根据权利要求1所述的集成电路装置，其中所述局部特性包括热梯度、寄生电阻和寄生电容中的至少一者。3.根据权利要求1至2中任一项所述的集成电路装置，其中所述主晶体管装置被布置在所述集成电路装置的晶体管区段中，并且所述感测晶体管装置被分布在整个至少所述晶体管部分上。4.根据权利要求3所述的集成电路装置，其中所述感测晶体管装置均匀分布在整个至少所述晶体管区段上。5.根据权利要求3所述的集成电路装置，其中所述感测晶体管装置在整个至少所述晶体管区段上相等地间隔开。6.根据权利要求1至5中任一项所述的集成电路装置，其中所述晶体管区段包括多个初级晶体管，并且其中所述初级晶体管的至少第一子集形成所述主晶体管装置，并且所述初级晶体管的多个第二子集形成所述多个感测晶体管装置。7.根据权利要求1至6中任一项所述的集成电路装置，其中所述主晶体管装置的导通状态电阻与所述多个感测晶体管装置的导通状态电阻的感测比在1:1000和1:10000之间。8.根据权利要求1至7中任一项所述的集成电路装置，包括多于两个感测晶体管装置。9.根据权利要求1至8中任一项所述的集成电路装置，其中所述主晶体管装置和所述多个感测晶体管装置连接到共同漏极、共同源极和主电源中的一者或多者。10.根据权利要求1至9中任一项所述的集成电路装置，还包括电压驱动电路，所述电压驱动电路被配置成将跨越所述多个感测晶体管装置的测量电压设置成跨越所述主晶体管装置的电压。11.根据权利要求1至10中任一项所述的集成电路装置，其中所述多个感测晶体管装置彼此并联连接，使得提供了共同感测漏极节点和共同感测源极节点，其中所述共同感测漏极节点连接...

【专利技术属性】
技术研发人员：G·迪克斯，P·德瓦尔，
申请(专利权)人：微芯片技术股份有限公司，
类型：发明
国别省市：美国,US