一种基于EPROM与Pin复用用于FT trimming电路制造技术

本发明专利技术提供了一种基于EPROM与Pin复用用于FT trimming电路包括依次连接的Pin复用电路、EPROM IP核的电源产生电路、IIC串行接口逻辑电路和EPROM IP核，本发明专利技术的Pin复用电路利用Pin复用技术产生时钟和数据信号，EPROM IP核的电源产生电路产生EPROM正常工作的低压电源和高压电源，IIC串行接口逻辑电路产生EPROM的读写信号，实现对EPROM的读写操作，采用上述电路结构可以对芯片进行修调处理，并可应用于集成电路设计中，提高芯片设计的良率，降低设计成本，灵活的实现单次编程。

【技术实现步骤摘要】
一种基于EPROM与Pin复用用于FTtrimming电路
本专利技术属于电子电路领域，具体涉及一种基于EPROM与Pin复用用于FT(FinalTest,FT)Trimming电路。
技术介绍
Pin复用技术和修调技术是FTTrimming电路的关键技术，其主要功能是实现对芯片的FTTrimming，具有显著的应用价值。目前现有的修调技术主要实现方式有：金属或多晶硅熔丝修调、二极管反熔丝修调、电阻薄膜激光修调、内嵌存储单元修调等。金属或多晶硅熔丝修调技术属于熔断结构，需要较大的电流，同时熔丝两端通常要加PAD以方便探针的加入，增加了芯片版图的面积，这种技术必须在封装前完成，无法避免封装过程引起的电路参数变化；二极管反熔丝修调技术由于受二极管反熔丝的影响而占用相对较大的面积；电阻薄膜激光修调技术需要用专用的激光设备和测试仪器，而这些精密的仪器设备使得激光修调的成本相当昂贵，该技术只能在裸片上实现，因此封装的影响仍然无法避免；而内嵌存储器修调技术利用OTP(OneTimeProgrammable)存储器或可插除存储器(如EPROM、Flash等)的记忆特性来对电路进行修调，采用EPROM存储器的修调技术实现对芯片的FTTrimming，有效地减小了版图的面积，降低了设计成本，提高了芯片设计的优良率，灵活的实现了单次编程操作。
技术实现思路
针对现有技术中存在的不足，本专利技术的目的在于，提供一种用于FTTrimming电路的设计，解决现有修调技术中采用金属或多晶硅熔丝修调、二极管反熔丝修调、电阻薄膜激光修调，需要大电流和增加版图面积，成本高，优良率低，必须在封装前进行的技术问题。为了解决上述技术问题，本申请采用如下技术方案予以实现：一种基于EPROM与Pin复用用于FTTrimming电路，包括Pin复用电路，EPROMIP核的电源产生电路、IIC串行接口逻辑电路和EPROMIP核；所述的Pin复用电路用于产生输入EPROMIP核的电源产生电路的使能信号EN1和输入IIC串行接口逻辑电路的数据信号DATA和时钟信号CLK；所述的EPROMIP核的电源产生电路用于产生EPROMIP核的低压电源LVDD和高压电源HVDD；所述的IIC串行接口逻辑电路用于产生EPROMIP核的全局使能信号XCE、读信号XREAD、写信号XPGM、输入数据信号XDIN<7:0>、地址信号XA<1:0>、数据输出信号DQ<7:0>、时钟信号SCL和数据信号SDA；所述的外部输入信号PINA、PINB和TEST_ENA分别连接Pin复用电路的输入端a、b、d，所述的输入信号READ_ENA连接IIC串行接口逻辑电路的输入端k1，所述的输入信号DQ<7:0>连接IIC串行接口逻辑电路的输入端k2；所述的Pin复用电路的输出端f连接所述的EPROMIP核的电源产生电路的输入端g；所述的EPROMIP核的电源产生电路的输出端h和i分别连接所述的EPROMIP核的输入端z1和z2，所述的Pin复用电路的输出端e1和e2分别连接所述的IIC串行接口逻辑电路的输入端j1和j2；所述的IIC串行接口逻辑电路的输出端l、m、n、o、p、q和r分别连接所述EPROMIP核的输入端s、t、u、v、w、x和y，所述的IIC串行接口逻辑电路的输出端k2连接外部PinDQ<7:0>。进一步的，所述的Pin复用电路包括电流源I1、电流源I2、NMOS管M1、NMOS管M2、与非门1、与非门2、非门1和非门2；其中：输入信号PINA与NMOS管M2的栅极连接，输入信号PINB与NMOS管M1的栅极连接，NMOS管M1的源极与NMOS管M2的源极并联接地，电流源I1的一端接内部电源VDDA，另一端与NMOS管M1的漏极和与非门1的一个输入端A1端均连接；电流源I2的一端接内部电源VDDA，另一端与NMOS管M2的漏极和与非门2的一个输入端A2端均连接；与非门1的另一输入端、与非门2的另一输入端和非门1的输入端连接，接测试模式的使能信号TEST_ENA；非门1的输出端与非门2的输入端连接，非门2的输出端连接至EPROMIP核的电源产生电路的输入端g；输出信号CLK和DATA通过输出端e1和e2连接至IIC串行接口逻辑电路的输入端j1和j2。进一步的，所述的EPROMIP核的电源产生电路包括电平转换LevelShift电路、PMOS管M3、PMOS管M4、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M5、电容C1和电容C2；其中：所述的Pin复用电路的输出端f与所述的EPROMIP核的电源产生电路的输入端g端连接，g端连接LevelShift电路的输入端和NMOS管M5的栅极；PMOS管M3的源极与PMOS管M4的源极均与电源VCC连接；PMOS管M3的栅极与PMOS管M4的栅极与LevelShift电路的输出端均连接；PMOS管M3的漏极与PMOS管M6的栅极、PMOS管M7的栅极和NMOS管M5的漏极均连接；PMOS管M4的漏极与PMOS管M6的源极和PMOS管M7的源极均连接，连接到所述的EPROMIP核的输入端z2端；PMOS管M6的漏极与内部输入电源VDDA、电容C1的一端和PMOS管M8的源极均连接；PMOS管M7的漏极与电容C2的一端连接；NMOS管M5的源极与电容C1的另一端、PMOS管M8的栅极和电容C2的另一端并联接地。PMOS管M8的漏极与所述的EPROMIP核的输入端z1端连接。进一步的，所述的IIC串行接口逻辑电路包括控制逻辑电路，地址编码电路和读/写控制电路；输入信号READ_ENA、CLK和DATA分别与控制逻辑电路的k1、j1、j2连接；控制逻辑电路的输出端X1与地址编码电路的输入端X3连接，控制逻辑电路的输出端X2与读/写控制电路的输入端X4连接；地址编码电路的输出端X5与读/写控制电路的输入端X6连接，地址编码电路的输出X7与EPROMIP核的输入端x连接；读写控制电路的输出端X8、X9、X10、X11、X12、X13分别与EPROMIP核的输入端t、s、u、v、w、y连接；读写控制电路的输出端X14与DQ<7:0>连接。进一步的，Pin复用电路1包括电流源I1、电流源I2、NMOS管M1和NMOS管M2；其中：输入的数据信号PINA与NMOS管M2的栅极连接，NMOS管M2的源极与NMOS管M1的源极并联接地；输入的时钟信号PINB与NMOS管M1的栅极连接；电流源I1的一端接内部电源VDDA，另一端与NMOS管M1的漏极和IIC串行接口逻辑电路3的输入端j1均连接；电流源I2的一端接内部电源VDDA，另一端与NMOS管M2的漏极和IIC串行接口逻辑电路3的输入端j2均连接。本专利技术与现有技术相比，有益的技术效果是：(Ⅰ)本专利技术电路采用Pin复用电路、EPROMIP核的电源产生电路和IIC串行接口逻辑电路等对芯片实现FTTrimming，并可应用于集成电路设计中，电路能够对芯片实现灵活的可编程性，并具有低功耗、小面积、成本低、良率高、可编程等优点；(Ⅱ)本专利技术采用的Pin复用电路产生一个使能信号，控制EPROMIP核的电源产生电路，同时产生将输本文档来自技高网...

【技术保护点】
1.一种基于EPROM与Pin复用用于FT Trimming电路，其特征在于，包括Pin复用电路，EPROM IP核的电源产生电路、IIC串行接口逻辑电路和EPROM IP核；其中：所述的Pin复用电路用于产生输入EPROM IP核的电源产生电路的使能信号EN1和输入IIC串行接口逻辑电路的数据信号DATA和时钟信号CLK；所述的EPROM IP核的电源产生电路用于产生EPROM IP核的低压电源LVDD和高压电源HVDD；所述的IIC串行接口逻辑电路用于产生EPROM IP核的全局使能信号XCE、读信号XREAD、写信号XPGM、输入数据信号XDIN<7:0>、地址信号XA<1:0>、数据输出信号DQ<7:0>、时钟信号SCL和数据信号SDA；所述的外部输入信号PINA、PINB和TEST_ENA分别连接Pin复用电路的输入端a、b、d，所述的输入信号READ_ENA连接IIC串行接口逻辑电路的输入端k1，所述的输入信号DQ<7:0>连接IIC串行接口逻辑电路的输入端k2；所述的Pin复用电路的输出端f连接所述的EPROM IP核的电源产生电路的输入端g；所述的EPROM IP核的电源产生电路的输出端h和i分别连接所述的EPROM IP核的输入端z1和z2，所述的Pin复用电路的输出端e1和e2分别连接所述的IIC串行接口逻辑电路的输入端j1和j2；所述的IIC串行接口逻辑电路的输出端l、m、n、o、p、q和r分别连接所述EPROM IP核的输入端s、t、u、v、w、x和y，所述的IIC串行接口逻辑电路的输出端k2连接外部Pin DQ<7:0>。...

【技术特征摘要】
1.一种基于EPROM与Pin复用用于FTTrimming电路，其特征在于，包括Pin复用电路，EPROMIP核的电源产生电路、IIC串行接口逻辑电路和EPROMIP核；其中：所述的Pin复用电路用于产生输入EPROMIP核的电源产生电路的使能信号EN1和输入IIC串行接口逻辑电路的数据信号DATA和时钟信号CLK；所述的EPROMIP核的电源产生电路用于产生EPROMIP核的低压电源LVDD和高压电源HVDD；所述的IIC串行接口逻辑电路用于产生EPROMIP核的全局使能信号XCE、读信号XREAD、写信号XPGM、输入数据信号XDIN<7:0>、地址信号XA<1:0>、数据输出信号DQ<7:0>、时钟信号SCL和数据信号SDA；所述的外部输入信号PINA、PINB和TEST_ENA分别连接Pin复用电路的输入端a、b、d，所述的输入信号READ_ENA连接IIC串行接口逻辑电路的输入端k1，所述的输入信号DQ<7:0>连接IIC串行接口逻辑电路的输入端k2；所述的Pin复用电路的输出端f连接所述的EPROMIP核的电源产生电路的输入端g；所述的EPROMIP核的电源产生电路的输出端h和i分别连接所述的EPROMIP核的输入端z1和z2，所述的Pin复用电路的输出端e1和e2分别连接所述的IIC串行接口逻辑电路的输入端j1和j2；所述的IIC串行接口逻辑电路的输出端l、m、n、o、p、q和r分别连接所述EPROMIP核的输入端s、t、u、v、w、x和y，所述的IIC串行接口逻辑电路的输出端k2连接外部PinDQ<7:0>。2.如权利要求1所述的基于EPROM与Pin复用用于FTTrimming电路，其特征在于，所述的Pin复用电路包括电流源I1、电流源I2、NMOS管M1、NMOS管M2、与非门1、与非门2、非门1和非门2；其中：输入信号PINA与NMOS管M2的栅极连接，输入信号PINB与NMOS管M1的栅极连接，NMOS管M1的源极与NMOS管M2的源极并联接地，电流源I1的一端接内部电源VDDA，另一端与NMOS管M1的漏极和与非门1的一个输入端A1端均连接；电流源I2的一端接内部电源VDDA，另一端与NMOS管M2的漏极和与非门2的一个输入端A2端均连接；与非门1的另一输入端、与非门2的另一输入端和非门1的输入端连接，接测试模式的使能信号TEST_ENA；非门1的输出端与非门2的输入端连接，非门2的输出端连接至EPROMIP核的电源产生电路的输入端g；输出信号CLK和DATA通过输出端e1和e2连接至IIC串行接口逻辑电路的输入端j1和j2。3.如权利要求...

【专利技术属性】
技术研发人员：李演明，王晓晓，邓新安，雷旭，文常保，
申请(专利权)人：长安大学，
类型：发明
国别省市：陕西,61