一种接口电路制造技术

本发明专利技术实施例提供一种电路，包括：输出缓冲器，包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；跟踪电路，与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及预驱动器，与所述跟踪电路耦接，用于根据所述跟踪信号产生控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。采用本发明专利技术的技术方案，可以容忍高电压输入。

An interface circuit

【技术实现步骤摘要】
一种接口电路
本专利技术涉及电路
，特别涉及具有高压输入容限的接口电路。
技术介绍
在传统的通用输入/输出(generalpurposeinput/output，GPIO)设计中，输出缓冲器和输入缓冲器连接到同一焊盘pad，并且一个或多个晶体管被添加到输出缓冲器和输入缓冲器中以防止当输入信号具有大摆幅时缓冲器内的晶体管被损坏。然而，在先进的半导体工艺中，晶体管的耐压性(voltageendurance)变弱，因此传统的GPIO设计可能遭受稳定性和可靠性问题。例如，假设晶体管的耐压性为1.8V且输出缓冲器的电源电压(supplyvoltage)为3.3V，如果输入信号的峰值为5V，则电源电压会被来自焊盘的高压(5V)充电，例如电源电压被提升。由于高栅极-漏极电压，位于低侧的晶体管可能被损坏。
技术实现思路
因此，本专利技术的一个目的是提供一种GPIO设计，其使用焊盘跟踪机制来控制输出缓冲器，以解决上述问题。根据本专利技术的一个实施例，提供一种电路，包括：输出缓冲器，和控制电路。该输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；该控制电路与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。其中，该电路可以是接口电路。根据本专利技术的一个实施例，该控制电路包括跟踪电路和预驱动器，其中输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管。所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和焊盘之间。在电路的操作中，跟踪电路被配置为根据焊盘处的电压电平产生跟踪信号，并且预驱动器被配置为根据跟踪信号产生控制信号以控制至少一个P型晶体管或者至少一个N型晶体管。其中，所述至少一个P型晶体管和/或所述至少一个N型晶体管中的一个或者多个晶体管是高压器件，该高压器件可以是横向扩散金属氧化物半导体器件。本专利技术实施例通过根据焊盘处的电压电平产生跟踪信号，并根据跟踪信号产生控制信号，来控制输出缓冲器中的晶体管。在阅读了在各个附图中示出的优选实施例的以下详细描述之后，本专利技术的这些和其他目的无疑将对本领域普通技术人员变得显而易见。附图说明图1是根据本专利技术一实施例示出的操作在输入模式的电路；图2是根据本专利技术一实施例示出的当电路操作在输入模式时的控制信号；图3是图1所示出的一些信号的波形；图4是根据本专利技术一实施例示出的操作在输出模式的电路；图5是根据本专利技术一实施例示出的当电路操作在输出模式时的控制信号；图6是根据本专利技术一实施例示出的图1中跟踪电路和至少一部分预驱动器的示意图；图7是根据本专利技术另一实施例示出的输出缓冲器；图8是根据本专利技术另一实施例示出的电路；图9是根据本专利技术一实施例示出的当电路操作在输入模式和输出模式时的控制信号；图10是根据本专利技术另一实施例示出的图8中跟踪电路和至少一部分预驱动器的示意图。具体实施方式在整个以下描述和权利要求中使用某些术语来指代特定系统组件。如本领域技术人员将理解的，制造商可以通过不同的名称来指代组件。本申请无意区分名称不同但功能相同的组件。在以下讨论和权利要求中，术语“包括”和“包含”以开放式的方式使用，因此应该被解释为表示“包括但不限于......”。术语“耦接”旨在表示间接或直接电连接。因此，如果第一设备与第二设备耦接，则该耦接可以通过直接电连接，或通过经由其他设备和连接的间接电连接。根据本专利技术的一个实施例，提供一种电路，包括：输出缓冲器，和控制电路。该输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；该控制电路与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。其中，该电路可以是后续图1中的接口电路。图1示出了根据本专利技术一实施例的电路100。如图1所示，电路100包括输出缓冲器110，跟踪电路120，预驱动器130和输入缓冲器140。输出缓冲器110包括串联连接的两个P型晶体管MP1和MP2以及串联连接的三个N型晶体管MN1-MN3，其中P型晶体管MP1的源极耦接到电源电压2xVDD，P型晶体管MP2的源极耦接到P型晶体管MP1的漏极，并且P型晶体管MP2的漏极耦接到焊盘IO_PAD；并且N型晶体管MN1的漏极耦接到焊盘IO_PAD，N型晶体管MN2的漏极耦接到N型晶体管MN1的源极，N型晶体管MN3的漏极耦接到N型晶体管MN2的源极，并且N型晶体管MN3的源极耦接到地电压。跟踪电路120耦接在焊盘IO_PAD和预驱动器130之间。预驱动器130用作由两个电源电压(VDD和2xVDD)提供的模式选择器(modeselector)和电压调节器(voltageregulator)。输入缓冲器140包括由电源电压VDD供电的N型晶体管MN4和缓冲器142。电路100用作能够以输入模式或输出模式操作的接口电路。当电路100操作在输入模式中时，预驱动器130禁用输出缓冲器110，并且输入缓冲器140被启用以从焊盘IO_PAD和N型晶体管MN1接收输入信号(即输入缓冲器140接收图1所示的信号IO_Nx)，以产生缓冲的输入信号Vin'到后续电路。当电路100操作在输出模式中时，预驱动器130控制输出缓冲器110以产生输出信号到焊盘IO_PAD，并且输入缓冲器140被禁用。图1示出了电路100的输入模式。在图1中所示的电路100中，器件通过先进的半导体工艺制造，并且诸如N型晶体管MN1-MN3和其他器件的器件具有较低的耐压性的薄栅极，并且输出缓冲器110由电源电压2xVDD供电以产生具有较大摆幅的输出信号(即2xVDD)。在该实施例中，如果电路100操作在输入模式中并且焊盘IO_PAD接收摆幅大于2xVDD的输入信号Vin(例如3xVDD)，则为了避免电流从焊盘IO_PAD流向电源电压2xVDD以对电源电压2xVDD充电，跟踪电路120用于根据焊盘IO_PAD的电压电平产生跟踪信号PTRK，并且预驱动器130根据跟踪信号PTRK产生控制信号Vc1，以完全关闭P型晶体管MP2。另外，为了防止N型晶体管被大摆幅的输入信号Vin损坏，预驱动器130还根据跟踪信号PTRK产生控制信号Vc2，以控制N型晶体管MN1，并且N型晶体管MN1-MN3用作分压器(voltagedivider)以降低MN1-MN3中每个N型晶体管的栅极-漏极电压(gate-drainvoltage)。注意，术语“VDD”，“2xVDD”和“3xVDD”用于描述本专利技术的实施例，并不意味着2xVDD恰好是VDD的两倍，也不意味着3xVDD是VDD的三倍。实际上，2xVDD可以是大于VDD的任何合适的电压，并且3xVDD可以是大于2xVDD的任何合适的电压，例如，VDD可以是1.8V，2xVDD可以是3.3V，并且3xVDD可以是5V。具体地，图2是根据本专利技术一个实施例示出的当电路100操作在输入模式中时的控制信号Vc1和本文档来自技高网...

【技术保护点】
1.一种电路，其特征在于，包括：输出缓冲器，包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；控制电路，用于与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。

【技术特征摘要】
2018.04.02 US 62/651,328;2019.02.26 US 16/285,2131.一种电路，其特征在于，包括：输出缓冲器，包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；控制电路，用于与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。2.根据权利要求1所述的电路，其特征在于，所述控制电路包括：跟踪电路，与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及预驱动器，与所述跟踪电路耦接，用于根据所述跟踪信号产生控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。3.根据权利要求1所述的电路，其特征在于，所述输出缓冲器包括：串联连接的多个P型晶体管，并且所述控制电路参考所述跟踪信号以产生所述控制信号，以控制所述多个P型晶体管中的一个的栅极。4.根据权利要求3所述的电路，其特征在于，所述电路选择性地操作在输入模式或输出模式，当所述电路操作在所述输入模式时，所述电路从所述焊盘接收输入信号，所述输出缓冲器被禁用，所述控制电路参考所述跟踪信号，以产生所述控制信号以控制所述多个P型晶体管中的一个。5.根据权利要求4所述的电路，其特征在于，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，施加到所述多个P型晶体管中一个的所述控制信号与所述输入信号成正比。6.根据权利要求5所述的电路，其特征在于，所述多个P型晶体管包括：第一P型晶体管，其中所述第一P型晶体管的源极与电源电压耦接；以及第二P型晶体管，其中所述第二P型晶体管的源极与所述第一P型晶体管的漏极耦接，所述第二P型晶体管的漏极与所述焊盘耦接；其中，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，则所述控制电路产生电压电平与输入信号的电压电平成正比的所述控制信号到所述第二P型晶体管的栅极，以完全关闭所述第二P型晶体管。7.根据权利要求5所述的电路，其特征在于，所述多个P型晶体管包括：第一P型晶体管，其中，所述第一P型晶体管的源极与所述电源电压耦接；第二P型晶体管，其中，所述第二P型晶体管的源极与所述第一P型晶体管的漏极耦接；以及第三P型晶体管，其中，所述第三P型晶体管的源极与所述第二P型晶体管的漏极耦接，所述第三P...

【专利技术属性】
技术研发人员：陈郁仁，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71