包括具有低阈值电压的PMOS金属栅极的CMOS器件制造技术

本公开描述了一种PMOS栅极结构。所述PMOS栅极结构包括沟槽、沟槽的底部上和侧壁上的高k金属层和高k金属层的表面上的无氟钨层。所述PMOS栅极结构还包括n型功函数金属中的空间中的金属层。

【技术实现步骤摘要】
包括具有低阈值电压的PMOS金属栅极的CMOS器件
本公开的实施例处于包括PMOS金属栅极的CMOS器件的领域，并且具体而言，处于包括具有低阈值电压的PMOS金属栅极的CMOS器件的领域。
技术介绍
用于制造互补金属氧化物半导体(CMOS)逻辑器件的工业标准p型金属氧化物半导体(PMOS)功函数金属是原子层沉积(ALD)TiN。现代的微处理器设计需要多阈值电压(Vt)方法。挑战在于，虽然通过各种集成方案可以以相对简单的方式利用ALDTiN实现较高的PMOS晶体管阈值电压(Vtp)，但是使用这种方法不能实现较低的PMOS晶体管阈值电压Vtp。低Vt操作是低功率、电池供电的半导体器件的重要特性。已经测试了其它ALD金属作为PMOS功函数金属的适用性，但由于各种原因，这些ALD金属一直未能保留PMOS特性，例如高级节点中的CMOS逻辑处理流中的低Vtp。于是，当前可获得的最低Vtp受到ALDTiN的固有PMOS特性的限制，因为其它方法不提供较低的Vtp选项。附图说明图1A是并入了实施例的栅极结构的CMOS半导体集成电路的截面图的图示。图1B是根据实施例构造的PMOS和NMOS栅极的截面图的图示。图1C示出了图1A的栅极和基于另一方法形成的栅极的截面。图2A是并入了实施例的栅极结构的CMOS半导体集成电路的截面图的图示。图2B是根据实施例构造的PMOS和NMOS栅极的截面图的图示。图2C示出了图2A的栅极和基于另一方法形成的栅极的截面。图3A-3I示出了根据实施例的使用PMOS第一图案化方法形成用于CMOS器件的金属栅极的过程。图4A-4H示出了根据实施例的使用NMOS第一图案化方法形成用于CMOS器件的金属栅极的过程。图5示出了根据本专利技术的一种实施方式的计算装置。图6示出了包括本专利技术的一个或多个实施例的内插器。具体实施方式描述了包括具有低阈值电压的PMOS金属栅极的CMOS器件。在下面的描述中，示出了许多具体细节，诸如具体集成及材料体系，以提供对本公开实施例的深入了解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，在图中示出的各种实施例是示例性的表示并且未必是按比例绘制的。以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”等术语是指附图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论的部件的文字和相关联的附图而使所述取向和/或位置变得清楚。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。图1A是并入了实施例的栅极结构的CMOS半导体集成电路10的截面图的图示。使用PMOS第一图案化方法制造CMOS半导体集成电路10。CMOS半导体集成电路10包括NMOS晶体管100和PMOS晶体管150。NMOS晶体管100包括源极端子101、源极102、漏极端子103、漏极104、栅极105、间隔体107、间隔体109、间隔体111、间隔体113、P掺杂阱115和浅沟槽隔离(STI)117。PMOS晶体管150包括源极端子151、源极152、漏极端子153、漏极154、栅极155、间隔体157、间隔体159、间隔体161、间隔体163、N掺杂阱165和STI167。STI119位于NMOS晶体管100和PMOS晶体管150之间。P型Si区121延伸跨过CMOS半导体集成电路10的底部。参考图1A，NMOS晶体管100的栅极105包括高k材料105a、n型功函数金属105b和金属填充物105c。图1B中示出了栅极105及其部分的放大视图。如图1A所示，栅极105位于源极端子101和漏极端子103之间。源极端子101位于间隔体107和间隔体109之间。漏极端子103位于间隔体111和间隔体113之间。间隔体111位于漏极端子103和栅极105之间。间隔体109位于源极端子101和栅极105之间。间隔体109和间隔体111分别将栅极105与源极端子101和漏极端子103隔离。源极端子101和漏极端子103分别提供与源极区102和漏极区104的电接触。源极区102位于源极端子101下面。源极区102包括第一掺杂区102a和第二掺杂区102b。第一掺杂区102a是n++掺杂区。第二掺杂区102b是n+掺杂区。第二掺杂区102b位于源极端子101下方。第一掺杂区102a包括位于源极端子101下面的硅化物部分102c。第一掺杂区102a和第二掺杂区102b位于P型Si衬底121的P掺杂阱115内。P掺杂阱115位于STI区117和STI区119之间。参考图1A，当栅极105处的栅极到源极电压(Vgs)小于NMOS晶体管100的阈值电压(Vtp)时，NMOS晶体管100截止，并且源极102和漏极104之间没有电流传导。当Vgs大于Vtp时，NMOS晶体管100导通并且产生沟道，其允许电流在源极102和漏极104之间流动。传导的特性取决于源极到漏极电压(Vds)。在实施例中，PMOS晶体管150具有输送比其它方法可获得的Vtp更低的Vtp的材料组成。参考图1A，PMOS晶体管150的栅极155包括高k材料155a、p型功函数金属原子层沉积(ALD)无氟钨155b、n型功函数金属155c和金属填充物155d。在其它实施例中，除ALD之外，化学气相沉积(CVD)工艺可以用于形成无氟钨层(例如，无氟钨层155b)。在实施例中，ALD无氟钨155b可以包括但不限于基于卤化物的无氟钨(ALD无氟钨155b由卤化物前体形成)。在实施例中，ALD无氟钨可以包括但不限于基于氯的无氟钨(ALD无氟钨155b由氯前体形成)。原子层沉积(ALD)无氟钨155b能够承受CMOS处理的严苛要求，并且对于10-40A的膜厚度，输送比ALDTiN低80-100mV的p型晶体管阈值电压(Vtp)，所述膜厚度对于先进CMOS处理是实用的。在其它实施例中，对于5-50A的膜厚度或其它膜厚度，原子层沉积(ALD)无氟钨155b可以输送比ALDTiN低80-100mV的p型晶体管阈值电压(Vtp)。图1B中示出了栅极155的放大视图。再次参考图1A，栅极155位于源极端子151和漏极端子153之间。源极端子151位于间隔体157和间隔体159之间。漏极端子153位于间隔体161和间隔体163之间。间隔体161位于漏极端子163和栅极155之间。间隔体159位于源极端子151和栅极155之间。间隔体159和间隔体161分别将栅极155与源极端子151和漏极端子153隔离。源极端子151和漏极端子153分别提供与源极区152和漏极区154的电接触。在PMOS晶体管150中，源极152位于源极端子151下面。源极152包括第一掺杂区152a和第二掺杂区152b。第一掺杂区152a是p++掺杂区。第二掺杂区152b是p+掺杂区。第二掺杂区152b位于源极端子151下方。第一掺杂区152a包括位于源极端子151下面的硅化物部分152本文档来自技高网...

【技术保护点】
1.一种PMOS栅极结构，包括：沟槽；所述沟槽的底部上和侧壁上的高k金属层；所述高k金属的表面上的无氟钨层；所述无氟钨的表面上的n型功函数金属；以及所述n型功函数金属中的空间中的金属层。

【技术特征摘要】
2018.04.02 US 15/943,5671.一种PMOS栅极结构，包括：沟槽；所述沟槽的底部上和侧壁上的高k金属层；所述高k金属的表面上的无氟钨层；所述无氟钨的表面上的n型功函数金属；以及所述n型功函数金属中的空间中的金属层。2.根据权利要求1所述的结构，其中，所述无氟钨是p型功函数金属。3.根据权利要求1所述的结构，其中，所述栅极形成于CMOS器件中的第一间隔体和第二间隔体之间。4.根据权利要求1所述的结构，其中，所述栅极形成于CMOS器件中的掺杂阱区上方。5.根据权利要求4所述的结构，其中，所述掺杂阱形成于CMOS器件中的第一STI区和第二STI区之间。6.根据权利要求1、2、3、4或5所述的结构，其中，所述栅极形成于CMOS器件中的源极端子和漏极端子之间。7.一种PMOS栅极结构，包括：沟槽；所述沟槽的底部上和侧壁上的高k金属层；所述高k金属的表面上的无氟钨层；以及所述无氟钨中的空间中的钨层。8.根据权利要求7所述的结构，其中，所述无氟钨是p型功函数金属。9.根据权利要求7所述的结构，其中，所述栅极形成于CMOS器件中的第一间隔体和第二间隔体之间。10.根据权利要求7所述的结构，其中，所述栅极形成于CMOS器...

【专利技术属性】
技术研发人员：D·S·拉夫里克，Y·庞，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US