包括双极晶体管的集成电路制造技术

本公开的实施例涉及包括双极晶体管的集成电路。本公开涉及包括一行或多行晶体管的集成电路和方法。在一个实施例中，集成电路包括双极晶体管行，该双极晶体管行包括多个第一导电区域、第二导电区域以及共用基极，共用基极位于第一导电区域和第二导电区域之间。绝缘沟槽与双极晶体管行中的每个双极晶体管接触。导电层位于绝缘沟槽和共用基极上，位于第一导电区域之间。间隔件层位于导电层和第一导电区域之间。

Integrated circuits including bipolar transistors

【技术实现步骤摘要】
包括双极晶体管的集成电路
本公开涉及集成电路，并且更特别地涉及双极晶体管的连接。本公开更特别地适用于形成存储器单元的阵列。
技术介绍
存储器通常采用阵列的形式，阵列包括字线和列(或者位线)。包含二进制信息的存储器单元位于字线和位线的每个交叉点处。在相变存储器中，每个存储器单元包括相变材料层，其下部与电阻性元件接触。相变材料是可以从结晶相转变为无定型相(反之亦然)的材料。这种转变是由电流传导所通过的电阻性元件的温度的升高导致的。材料的无定型相与其晶相之间的电阻差用于定义两种存储器状态，例如0和1。在相变存储器的示例中，存储器单元例如由双极晶体管控制，双极晶体管传导或者不传导用于加热电阻性元件的电流。属于同一位线的存储器单元通过覆盖相变材料的导体连接，并且属于同一字线的存储器单元通过双极晶体管的基极(例如，通过同一字线的所有晶体管共用的基极)连接在一起。例如，通过测量存储器单元的位线和字线之间的电阻来访问相变存储器的存储器单元的二进制信息。
技术实现思路
在一个实施例中，本公开提供了一种包括双极晶体管行的集成电路。双极晶体管行包括多个第一导电区域、第二导电区域以及共用基极，共用基极位于第一导电区域和第二区域之间。绝缘沟槽与晶体管行中的双极晶体管中的每个双极晶体管接触。导电层位于绝缘沟槽和共用基极上，并且位于第一导电区域之间。间隔件层位于导电层和第一导电区域之间。根据一个实施例，导电层包括多晶硅。根据一个实施例，导电层通过金属层与共用基极分离。根据一个实施例，导电材料包括金属。根据一个实施例，每个晶体管控制相变存储器的存储器单元。根据一个实施例，导电层通过单个过孔连接到互连网络。根据一个实施例，多个第一导电区域接触基极，并且基极接触第二导电区域。根据一个实施例，行中的晶体管中的每个晶体管包括第二导电区域。根据一个实施例，导电层的至少部分覆盖有绝缘条带和多晶硅条带。在另一实施例中，本公开提供一种方法，该方法包括：形成具有共用基极的双极晶体管行，共用基极位于多个第一导电区域和第二导电区域之间，第一导电区域通过绝缘体壁彼此分离，绝缘沟槽与晶体管行接触；在绝缘沟槽和绝缘体壁中形成腔，第一导电区域的侧表面在腔中暴露；在腔中形成间隔件层，间隔件层覆盖第一导电区域的所暴露的侧表面以及绝缘沟槽的在腔中的侧表面；以及用导电材料填充腔。根据一个实施例，形成腔包括形成刻蚀掩模，刻蚀掩模包括条带，该条带在晶体管行的方向上延伸并且部分地在第一导电区域之上、部分地在绝缘体的壁之上以及部分地在绝缘沟槽之上延伸。根据一个实施例，导电材料是多晶硅。根据一个实施例，在用导电材料填充腔之前，在腔中和间隔件层上沉积金属层。根据一个实施例，导电材料包括金属。根据一个实施例，金属层是钛。在结合附图对特定实施例的以下非限制性描述中将详细讨论前述和其他特征及优点。附图说明图1是具有共用基极的双极晶体管的简化的截面图；图2是双极晶体管的一个实施例的简化的透视图；图3是图2的实施例的简化的俯视图；图4是示出图2和图3的实施例的制造步骤的透视图；图5A和图5B分别是示出了图2和图3的实施例的另一制造步骤的透视图和俯视图；图6A是示出了图2和图3的实施例的另一制造步骤的俯视图；图6B和图6C分别是示出了图2和图3的实施例的另一制造步骤的图6A的沿B-B’平面和C-C’平面的截面图；图7A是示出了图2和图3的实施例的另一制造步骤的俯视图；以及图7B和图7C分别是示出了图2和图3的实施例的另一制造步骤的图7A的沿B-B’平面和C-C’平面的截面图。具体实施方式在各个附图中，相同的元件用相同的附图标记指定，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。特别地，仅示出了晶体管。存储器单元以及它们可以连接到的互连网络没有进行详细说明。在以下描述中，当提及限定相对位置的术语(诸如术语“顶”、“底”、“上”或者“下”等)时，参考的是附图中的相关元件的定向。除非另有指明，否则术语“大约”和“基本上”在本文中用于指定所讨论的值的正或负10％，优选地正或负5％的公差。图1是包括四个双极晶体管2(例如PNP型)的集成电路部分的简化的截面图。所考虑的双极晶体管是垂直双极晶体管，即，使其不同部分(基极和形成两个导电端子(即发射极和集电极)的区域)彼此叠置的双极晶体管。还示出了等效电路图的一部分。晶体管2(或者等效电路图中的T1和T2)包括由P型半导体材料的层形成的共用集电极4(或者C)。晶体管2还包括共用基极6(或者B)。基极6由覆盖集电极4的N型半导体材料(例如硅)的层形成。基极6覆盖有包含发射极8(或者E1和E2)的层7。发射极8(或者E1和E2)位于基极6之上并且与基极6接触。每个发射极8由P型半导体材料(例如硅)制成的区域形成。发射极8通过绝缘体壁12彼此分开。在图1中，示出了四个发射极8。绝缘体层14覆盖发射极8和壁12。过孔16穿过绝缘体层14一直到发射极8，以将它们耦合到元件(未示出)。例如，过孔16将发射极8耦合到互连网络的金属化层级。过孔16还可以经由电阻性元件将发射极8耦合到相变材料，以形成由双极晶体管2控制的相变存储器的存储器单元。然后，四个晶体管2属于存储器的同一字线。基极6的接触区域17规则地分布。这些区域由在基极6之上并且与基极6接触的N型半导体材料制成，并且通过绝缘壁12与发射极8分离。区域17比基极6更重掺杂。区域17通过过孔18(与过孔16类似)并且通过互连网络(未示出)耦合到外部连接端子(未示出)。在图1的示例中，每四个发射极8形成区域17。在一些实施例中，因为存在发射极8，因此可以存在更少的区域17。由于每个区域17的表面面积至少对应于发射极8的表面面积，因此减少区域17的数目使得能够增加在相同长度的行中的晶体管的数目。然而，基极6的半导体材料(例如硅)具有相对高的电阻。因此存在寄生电阻器，在等效电路图中示出了其中的两个寄生电阻器并且用附图标记R1和R2进行指定，其中两个晶体管之间或者在晶体管和区域17之间的电阻例如可以大于1kΩ。当发射极和/或区域较远时，这种寄生电阻更高。一方面，可以期望所有晶体管2具有相同的寄生电阻，这可以通过针对每个晶体管形成一个区域17来获得，另一方面，可以期望减小每个晶体管行的表面面积，这可以通过每个晶体管行形成单个区域17来获得。一种解决方案是通过在每行中规律地形成区域17来进行折衷。然而，发射极8和最近的区域17之间的电阻对所有的发射极8是不同的。另外，区域17的存在限制了发射极8的数目，因此限制了可以在给定长度的行上形成的存储器单元的数目。另外，在某些部件(诸如某些存储器)的制造期间，优选具有在由图1的双极晶体管控制的存储器的情况下不能达到的多晶硅密度。图2是双极晶体管19的一个实施例的简化的透视图。示出了晶体管T及其连接的等效电路图的一部分还被示出。图3是图2的实施例的俯视图。图2和图3示出了八个双极晶体管的阵列，被分成两行20和22，每行包括四个晶体管。每个双极晶体管19控制例如相变存储器的存储器单元。然后，行20和行22控制相变存储器的字线，并且阵列的列控制存储器的位线。每个晶体管包括基极(B)和两个半导体区域，该两个半导体区域形成导电端子(发射本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：双极晶体管行，包括：多个第一导电区域；第二导电区域；共用基极，位于所述第一导电区域和所述第二导电区域之间；绝缘沟槽，与所述双极晶体管行中的每个双极晶体管接触；导电层，位于所述绝缘沟槽上，并且位于所述共用基极上，位于所述第一导电区域之间；以及间隔件层，位于所述导电层和所述第一导电区域之间。

【技术特征摘要】
2018.04.06 FR 18530431.一种集成电路，包括：双极晶体管行，包括：多个第一导电区域；第二导电区域；共用基极，位于所述第一导电区域和所述第二导电区域之间；绝缘沟槽，与所述双极晶体管行中的每个双极晶体管接触；导电层，位于所述绝缘沟槽上，并且位于所述共用基极上，位于所述第一导电区域之间；以及间隔件层，位于所述导电层和所述第一导电区域之间。2.根据权利要求1所述的集成电路，其中所述导电层包括多晶硅。3.根据权利要求2所述的集成电路，还包括金属层，所述金属层位于所述导电层和所述共用基极之间。4.根据权利要求1所述的集成电路，其中所述导电层包括金属。5.根据权利要求4所述的集成电路，其中所述金属是钛。6.根据权利要求1所述的集成电路，其中所述双极晶体管行中的每个双极晶体管在使用中控制相变存储器中的相应的存储器单元。7.根据权利要求1所述的集成电路，其中所述导电层通过单个过孔连接到互连网络。8.根据权利要求1所述的集成电路，其中所述多个第一导电区域接触所述基极，并且所述基极接触所述第二导电区域。9.根据权利要求1所述的集成电路，其中所述双极晶体管行中的每个所述双极晶体管均包括所述第二导电区域。10.根据权利要求1所述的集成电路，其中所述导电层的至少多个部分覆盖有绝缘条带和多晶硅条带。11.一种方法，包括：形成双极晶体管行，所述双极晶体管行具有共用基极，所述共用基极位于多个第一导电区域和第二导电区域之间，所述第一导电区域通过绝缘体壁彼此分离，绝缘沟槽与所述双极晶体管行接触；在所述绝缘沟槽和所述绝缘体壁中形成腔，所述第一导电区域的侧表面在所述腔中暴露；在所述腔中形成间隔件层，所述间隔件层覆盖所述第一导电区域的所暴露的侧表面、以及所述绝缘沟槽在所述腔中的侧表面；以及用导电材料填充所述腔。12.根据权利要求11所述的方法，其中形成所述腔包括形成刻蚀掩模，所述刻蚀掩模包括...

【专利技术属性】
技术研发人员：P·波伊文，J·J·法戈，E·佩蒂特普瑞兹，E·苏谢尔，O·韦伯，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR