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双自对准栅极端盖(SAGE)架构制造技术

技术编号:22332132 阅读:39 留言:0更新日期:2019-10-19 12:39
描述了双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法。在示例中,一种集成电路结构包括第一半导体鳍状物,所述第一半导体鳍状物具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置中。

【技术实现步骤摘要】
双自对准栅极端盖(SAGE)架构
本公开的实施例处于半导体器件和处理的领域中,并且尤其处于双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法领域中。
技术介绍
过去几十年来,集成电路中特征的缩放已经成为不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度增大。例如,缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件,从而为产品制造带来增大的容量。不过,对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中,随着器件尺寸继续缩小,诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中,三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中,体硅衬底是优选的,因为它们的成本更低,并且因为它们启用较不复杂的三栅极制造工艺。不过,缩放多栅极晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并且随着给定区域中制造的功能构建块的绝对数量增大,对用于使这些构建块图案化的光刻工艺的约束已经变得难以应对。具体而言,在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在权衡。附图说明图1示出了根据本公开的实施例的用于具有相对宽间隔的常规架构的相邻集成电路结构的平面图(左侧)与用于具有相对紧密间隔的自对准栅极端盖(SAGE)架构的相邻集成电路结构的平面图(右侧)的对比。图2示出了包括适应端到端间隔的基于鳍状物的半导体器件的常规布局的平面图。图3示出了根据本公开的实施例的穿过用于常规架构的鳍状物所截取的截面图(左侧)与穿过用于自对准栅极端盖(SAGE)架构的鳍状物所截取的截面图(右侧)的对比。图4A-4D示出了常规finFET或三栅极工艺制造方案中的重要工艺操作的截面图。图5A-5D示出了根据本公开的实施例的在用于finFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。图6A示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图,其中(a)没有SAGE隔离结构,并且(b)具有仅在鳍状物切割工艺之后制造的SAGE隔离结构。图6B示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图,其中(c)具有仅在鳍状物切割工艺之前制造的SAGE隔离结构,并且(d)具有在鳍状物切割工艺之前制造的SAGE隔离结构和在鳍状物切割工艺之后制造的SAGE隔离结构两者。图7A-7F示出了根据本公开的实施例的表示用于制造双自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。图8A示出了根据本公开的实施例的具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。图8B示出了根据本公开的实施例的沿图8A的半导体器件的a-a’轴截取的平面图。图9A-9C示出了根据本公开的实施例的在用于finFET或三栅极器件的另一自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。图10示出了根据本公开的实施例的一种实施方式的计算装置。图11示出了包括本公开的一个或多个实施例的内插器。具体实施方式描述了双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法。在下面的描述中,示出了许多具体细节,诸如具体集成及材料体系,以提供对本公开的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中,没有详细地描述诸如集成电路设计布局的公知特征,以避免不必要地使本公开的实施例难以理解。此外,应当认识到,在图中示出的各种实施例是示例性表示并且未必是按比例绘制的。以下描述中还仅为了参考的目的而使用了某些术语,并且因此这些术语并非旨在进行限制。例如,诸如“上部”、“下部”、“上方”或“下方”等术语是指附图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述部件的部分在一致但任意的参照系内的取向和/或位置,通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解这些取向和/或位置。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似重要性的词语。本文描述的实施例可以涉及前段制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分,其中在半导体衬底或层中对个体器件(例如,晶体管、电容器、电阻器等)进行图案化。FEOL通常覆盖直到(但不包括)金属互连层的沉积的每项内容。在FEOL操作之后,结果通常是具有隔离的晶体管(例如,没有任何线路)的晶片。本文描述的实施例可以涉及后段制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分,其中利用晶片上的布线(例如一个或多个金属化层)将个体器件(例如,晶体管、电容器、电阻器等)互连。BEOL包括接触部、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中,形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺而言,可以在BEOL中添加超过10个金属层。下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。具体而言,尽管可以使用FEOL处理情形示出示例性处理方案,但这种方式也可以适用于BEOL处理。同样,尽管可以使用BEOL处理情形示出示例性处理方案,但这种方式也可以适用于FEOL处理。本公开的一个或多个实施例涉及半导体结构或器件,其具有半导体结构或器件的栅极电极的一个或多个栅极端盖结构(例如,作为栅极隔离区域)。一个或多个实施例涉及用于这种栅极电极结构的本地互连的制造。此外,还描述了以自对准方式制造栅极端盖隔离结构的方法。在一个或多个实施例中,在鳍状物切割工艺之前和之后都制造单向自对准栅极端盖(SAGE)结构,以提供在至少一些上下文中被称为双SAGE结构架构的集成电路结构。本文描述的实施例可以解决与超级缩放工艺技术中的缩放扩散端到端间隔相关联的问题。为了提供上下文,现有技术方案依赖于栅极端到端的光刻缩放(多次切割)以限定扩散的最小技术栅极交叠。扩散的最小技术栅极交叠是扩散端到端空间中的关键分量。相关联的栅极线(多次切割)工艺典型地受到光刻、配准和蚀刻偏置考虑的限制,并且最终设置最小扩散端到端距离。诸如有源栅极之上的接触部(COAG)架构的其它方式已经努力改善这种扩散间隔能力。不过,该
中的改善在今后仍然有很高需求。根据本公开的实施例,在工艺流程的两个不同操作处制造隔离SAGE壁结构。第一组隔离SAGE壁结构被形成为平行于多个鳍状物并具有产生于原生鳍状物间距间隔的定位或位置。然后在存在第一组隔离SAGE壁结构的情况下执行鳍状物切割或修剪工艺。在执行鳍状物修剪切割之后形成第二组隔离SAGE壁结构。二次壁制造考虑了鳍状物端到端尺寸的配准能力和间距约束。为了提供进一步的上下文,当前的SAGE壁架构涉及在x和y方向上都未真正自对准的SAGE壁的制造。鳍状物到壁的端到端间隔受到光刻配准的支配,其使得现有技术的SAGE架构易于接触到栅极短路。相反,根据本文描述的一个或多个实施例,双壁形成工艺提供了一个或多个SAGE壁,该壁是在鳍状物切割之后制造的并且相对于在鳍状物切割之前制造的第一组SAGE壁具有不同的端盖间本文档来自技高网
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【技术保护点】
1.一种集成电路结构,包括:第一半导体鳍状物,所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口;与所述第一半导体鳍状物平行的第二半导体鳍状物;处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构;以及在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构,所述第二栅极端盖隔离结构与所述第一端盖隔离结构平行并且分开,在所述第一端盖隔离结构和所述第二端盖隔离结构之间没有居间半导体鳍状物。

【技术特征摘要】
2018.04.02 US 15/943,5561.一种集成电路结构,包括:第一半导体鳍状物,所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口;与所述第一半导体鳍状物平行的第二半导体鳍状物;处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构;以及在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构,所述第二栅极端盖隔离结构与所述第一端盖隔离结构平行并且分开,在所述第一端盖隔离结构和所述第二端盖隔离结构之间没有居间半导体鳍状物。2.根据权利要求1所述的集成电路结构,其中,所述第二栅极端盖隔离结构具有处于所述第一栅极端盖隔离结构的底表面上方的底表面。3.根据权利要求1或2所述的集成电路结构,还包括:与所述第一半导体鳍状物和所述第二半导体鳍状物平行的第三半导体鳍状物,所述第三半导体鳍状物在所述第二栅极端盖隔离结构的与所述第一栅极端盖隔离结构相对的一侧上与所述第二栅极端盖隔离结构间隔开第一间隔,其中,所述第二半导体鳍状物与所述第一栅极端盖隔离结构间隔开小于所述第一间隔的第二间隔。4.根据权利要求1或2所述的集成电路结构,其中,所述第一栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第一基本均匀的宽度,并且其中,所述第二栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第二基本均匀的宽度。5.根据权利要求4所述的集成电路结构,其中,所述第二基本均匀的宽度大于所述第一基本均匀的宽度。6.根据权利要求1或2所述的集成电路结构,其中,所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括下方电介质部分和所述下方电介质部分上的电介质盖。7.根据权利要求1或2所述的集成电路结构,其中,所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括在所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。8.根据权利要求1或2所述的集成电路结构,其中,所述第一栅极端盖隔离结构具有的总组分与所述第二栅极端盖隔离结构的总组分不同。9.一种集成电路结构,包括:第一半导体鳍状物,所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口;与所述第一半导体鳍状物平行的第二半导体鳍状物;处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构;以及在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构,其中,所述第二栅极端盖隔离结构具有处于所述第一栅极端盖隔离结构的底表面上方的底表面。10.根据权利要求9所述的集成电路结构,还包括:与所述第一半导体鳍状物和所述第二半导体鳍状物平行的第三半导体鳍状物,所述第三半导体鳍状物在所述第二栅极端盖隔离结构的与所述第一栅极端盖隔离结构相对的一侧上与所述第二栅极端盖...

【专利技术属性】
技术研发人员:S·苏布拉玛尼安W·M·哈菲兹S·戈万达拉朱M·刘S·S·廖CH·简N·林德特C·肯尼恩
申请(专利权)人:英特尔公司
类型:发明
国别省市:美国,US

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