扇出封装POP机械附接方法领域技术

本发明专利技术涉及扇出封装POP机械附接方法领域。实施例包括半导体封装以及形成半导体封装的方法。一种半导体封装包括位于第一管芯和第一通孔之上及其周围的模制物。半导体封装具有设置在第一管芯的顶表面和/或模制物的顶表面上的第一再分布层的导电焊盘。半导体封装包括第二管芯，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球，其中第二管芯的焊球耦合到第一再分布层。第一再分布层将第二管芯耦合到第一管芯，其中第二管芯具有第一边缘和第二边缘，并且其中第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外。

Pop mechanical attachment method field of fan out package

【技术实现步骤摘要】
扇出封装POP机械附接方法领域
实施例涉及封装半导体器件。更具体而言，实施例涉及用于堆叠式封装(POP)的机械附接的扇出封装。
技术介绍
诸如载体管芯或晶圆的半导体器件的封装存在几个问题。封装载体管芯或晶圆的主要问题之一包括利用扇出封装的堆叠式封装(POP)封装。POP是一种集成电路封装技术，其中多个球栅阵列(BGA)封装垂直布置，这最终增加了半导体器件的垂直互连面积。通常，POP封装减少了单个半导体器件占用的板面积。POP封装还可以使经常进行互操作的部件之间的轨迹长度最小化。因此，实现POP提供了更快速的信号传播、降低的噪声以及减少的信道串扰。利用扇出封装作为载体的POP封装可能导致一些问题，因为顶部封装(例如，存储器阵列、管芯等)的附接可能导致非优化的整体封装占用区域。此外，POP封装可能需要额外的工艺/组装步骤，这增加了总的制造成本和产量损失的风险。例如，存储器阵列或其它芯片与具有载体芯片的扇出晶圆的附接通常是利用通孔条、穿模通孔(TMV)和/或通孔条和TMV与复杂的背面再分布层(RDL)解决方案的组合来实现的。通孔条通常设置成与载体芯片相邻(例如，通孔条位于芯片的左侧)并且需要机械地支撑载体芯片上的顶部存储器管芯，同时在所述通孔条的相对端上的一个或多个通孔条(例如，通孔条位于芯片的右侧)用于传输电信号。该POP实施方式迫使顶部存储器管芯与底部载体管芯尺寸大致相同，因此两个管芯的尺寸未经优化。因而，现有的POP在载体芯片或顶部封装上没有经过尺寸优化，从而导致顶部封装的表面积和体积的浪费，同时还需要不具有成本效益的复杂的背面RDL解决方案。附图说明本文描述的实施例通过示例而非限制的方式在附图中示出，其中相似的附图标记表示相似的特征。此外，已经省略了一些常规细节，以免使本文所述的专利技术构思难以理解。图1A是根据一个实施例的具有堆叠式封装(POP)实施方式的包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体封装的截面图。图1B是根据一个实施例的具有POP实施方式的包括模制层、载体管芯、一个或多个顶部管芯、再分布层和一个或多个通孔的半导体封装的截面图。图2A-2E是根据一些实施例的形成包括模制层、载体管芯、顶部管芯、再分布层、图案化掩模和通孔的半导体封装的工艺流程的截面图。图3是根据一个实施例的具有一个或多个POP、封装衬底、衬底和管芯的半导体封装系统的截面图。图4是示出根据一个实施例的形成具有POP实施方式的包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体封装的方法的工艺流程。图5是示出根据一个实施例的利用具有模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体/设备封装的计算机系统的示意性框图。具体实施方式本文描述的是包括具有堆叠式封装(POP)封装的半导体封装的系统以及形成这种半导体封装的方法。根据一些实施例，以下描述的半导体封装和形成这种半导体封装的方法包括模制层、载体管芯、顶部管芯、一个或多个再分布层、图案化掩模和一个或多个通孔。对于一些实施例，本文所述的半导体封装减少了处理/组装步骤，并由此降低了产量损失的风险。根据一些实施例，描述了诸如POP封装的半导体封装(例如，图1A-B中所示的POP封装100)。对于一个实施例，半导体封装包括设置在第一管芯(例如，载体管芯)和第一通孔(例如，第一通孔可以包括穿模通孔(TMV)、通孔条等)之上及其周围的模制层/化合物(或封装层)。对于一个实施例，半导体封装具有直接设置在模制层的顶表面上的第一再分布层(例如，如图2C-2D所示)。对于另一实施例，半导体封装具有直接设置在第一管芯和第一通孔的顶表面上的第一再分布层(例如，如图1B所示)。对于一个实施例，第一再分布层可以包括一个或多个导电焊盘(或导电迹线/线)(例如，如图1A-1B所示)。对于另外的实施例，第一再分布层可以包括导电焊盘(或导电迹线/线)和一个或多个凸块下金属(UBM)焊盘(例如，如图2D所示)。另外，对于一些另外的实施例，第一再分布层可以包括封装底填材料，以在需要时提供额外的防腐蚀保护。如在本文中所使用的，“再分布层”可以指集成多层互连结构和再分布层从而实现具有不同引脚配置的灵活性的一个或多个互连层。具体地，如在本文中所使用的，“第一再分布层”可以指一个或多个互连层(例如，形成在第一层导电焊盘/接触部/迹线/线上的第二层UBM焊盘)，其：(i)实现用于扇出封装(例如，POP封装)的机械附接，(ii)集成多层互连结构和再分布层，(iii)实现顶部管芯的占用区域/尺寸的减小，以及(iv)由此优化用于要被放置在模制的载体管芯上的其它部件的额外空间。第一再分布层可以是模制的载体管芯上的附加互连层(例如，Cu等的金属层)，其使得IC的输入/输出(I/O)焊盘在其它位置可用。可以通过添加设置在模制的载体管芯(或封装/模制的晶圆)的表面上的一个或多个金属和/或电介质层来形成第一再分布层，以将I/O布局重新布线为新的、更宽松的间距占用区域。例如，这种再分布层可以包括一种或多种不同的材料，例如薄膜聚合物、UBM和/或金属(例如，Cu、Al等)，以互连一个或多个POP管芯并通过如下方式来改善POP封装：(i)优化顶部管芯的一个或多个不同的占用区域，以及(ii)减少POP组装步骤，这降低了制造成本和产量损失的风险。对于一个实施例，第一再分布层可以由包括导电焊盘(或导电元件、导电接触部、导电线/迹线等)的单个/第一层形成。对于一个实施例，第一再分布层可以直接(但不限于)设置在载体管芯的模制层的顶表面上，载体管芯的顶表面上，模制层和/或载体管芯的顶表面上的粘合层上，和/或具有载体管芯的衬底的顶表面上。应注意，出于说明的目的，说明了具有至少一个或两个互连层的第一再分布层的实施例。在其它实施例中，诸如本文描述的那些的工艺或其它类似工艺可以用于创建具有多于两个互连层的多层再分布结构。如在本文中所使用的，“导电焊盘”可以指导电元件/材料，例如导电焊盘、导电线/迹线和导电平面，其在模制层的表面、载体/底部管芯和通孔(例如，通孔条、TMV等)上形成第一再分布层。例如，第一再分布层的导电焊盘可以用于在相同的单个导电焊盘上耦合两个或多个顶部管芯(如图1B所示)。半导体封装还包括第二管芯(例如，存储器管芯、顶部封装等)，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球，其中第二管芯的焊球设置在第一再分布层上，以将第二管芯耦合到第一管芯(例如，如图1A-1B和2E所示)。注意，对于一个实施例，如果需要的话，可以基于封装设计省略第二管芯上的管芯焊盘。对于一个实施例，第二管芯具有第一边缘和与第一边缘相对的第二边缘(例如，如图1所示的第一边缘105a和第二边缘105b)，因为第二管芯的第一边缘定位(或设置)在第一管芯的占用区域内，并且第二管芯的第二边缘可以定位在第一管芯的占用区域外(例如，如图1所示)。如在本文中所使用的，“占用区域”可以指由结构或部件(例如，管芯)占据的表面空间(或表面空间的量)。例如，第一管芯的占用区域可以大于第二管芯的占用区域。另外，如在本文中所使用的，“偏移”可以指第一占用区域与第二占用区域之间的占用区域的差异。由此，半导体封装的实施例可以包括第一管芯的占用区域与第二管本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：模制物，位于第一管芯和第一通孔之上及其周围，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；第一再分布层，位于所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，其中，所述第一再分布层包括导电焊盘；以及第二管芯，具有耦合到所述第二管芯的底表面上的管芯焊盘的焊球，其中，所述第二管芯的所述焊球耦合到所述第一再分布层，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且第二边缘定位在所述第一管芯的所述占用区域外。

【技术特征摘要】
2018.04.04 US 15/945,6481.一种半导体封装，包括：模制物，位于第一管芯和第一通孔之上及其周围，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；第一再分布层，位于所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，其中，所述第一再分布层包括导电焊盘；以及第二管芯，具有耦合到所述第二管芯的底表面上的管芯焊盘的焊球，其中，所述第二管芯的所述焊球耦合到所述第一再分布层，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且第二边缘定位在所述第一管芯的所述占用区域外。2.根据权利要求1所述的半导体封装，还包括：位于所述第一管芯的底表面上的第二再分布层；所述第一再分布层包括位于所述导电焊盘上的凸块下金属(UBM)焊盘，其中，所述导电焊盘设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上；与所述第一通孔相邻的第二通孔，其中，所述第二通孔延伸穿过所述模制物，并且其中，所述第一再分布层包括设置在所述第一通孔和所述第二通孔中的至少一个上的一个或多个通孔导电焊盘；第一焊球位于所述UBM焊盘上，其中，所述第二管芯耦合到所述第一通孔、所述第二通孔和所述导电焊盘；以及位于所述第二再分布层上的第二焊球。3.根据权利要求1或2所述的半导体封装，其中，所述第一管芯的所述占用区域大于所述第二管芯的占用区域。4.根据权利要求2所述的半导体封装，其中，所述第一再分布层仅设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，并且所述第一再分布层不设置在所述第一通孔和所述第二通孔上。5.根据权利要求4所述的半导体封装，其中，所述第二管芯直接耦合到所述第一再分布层的所述导电焊盘以及所述第一通孔和所述第二通孔上的暴露表面。6.根据权利要求2所述的半导体封装，还包括：相邻于所述第一管芯的第二边缘设置的第三通孔，其中，所述第二边缘与所述第一管芯的所述边缘相对；所述第一再分布层在所述第三通孔以及所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置一个或多个导电焊盘；以及第三管芯，具有耦合到所述第三管芯的底表面上的一个或多个管芯焊盘的焊球，其中，所述第三管芯的所述焊球耦合到所述第一再分布层的所述一个或多个导电焊盘，其中，所述第一再分布层将所述第三管芯耦合到所述第一管芯，其中，所述第三管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的所述占用区域外，并且所述第二边缘定位在所述第一管芯的所述占用区域内。7.根据权利要求2所述的半导体封装，其中，所述导电焊盘和通孔导电焊盘包括第一材料，并且所述UBM焊盘包括第二材料，并且其中，所述第一材料与所述第二材料不同。8.根据权利要求2所述的半导体封装，其中，所述第一再分布层的所述导电焊盘具有第一直径，并且所述UBM焊盘具有第二直径，并且其中，所述第二直径等于或小于所述第一直径。9.根据权利要求1或2所述的半导体封装，其中，一个或多个顶部管芯设置在所述第一再分布层的相同导电焊盘上。10.一种形成半导体封装的方法，包括：在第一管芯和第一通孔之上及其周围设置模制物，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；使所述模制物凹陷以暴露所述第一通孔的顶表面和所述第一管芯的顶表面；在所述第一管芯的底表面上设置第二再分布层；在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置第一再分布层的导电焊盘，其中，基于第一图案化掩模中的开口图案化并定位所述导电焊盘；在所述第一再分布层的所述导电焊盘上设置UBM焊盘，其中，基于第二图案化掩模中的开口图案化并定位所述UBM焊盘；以及将第二管芯耦合在所述第一再分布层的所述UBM焊盘和所述导电焊盘上，其中，所述第二管芯的底表面耦合到焊球，其中，所述第二管芯的所述焊球设置在所述第一再分布层的所述UBM焊盘和所述导电焊盘上，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且所述第二边缘定位在所述第一管芯的所述占用区域外。11.根据权利要求10所述的方法，其中，第二通孔与所述第一通孔相邻，其中，所述第二通孔延伸穿过所述模制物，并且其中，所述第一再分布层包括设置在所述第一通孔和所述第二通孔中的至少一个上的一个或多个通孔导电焊盘，其中，所述第二管芯耦合到所述第一通孔、所述第二通孔和所述导电焊盘，并且其中，所述第二再分布层包括第二焊球。12.根据权利要求10或11所述的方法，其中，所述第一管芯的所述占用区域大于所述第二管芯的占用区域。13.根据权利要求11所述的方法，其中，所述第一再分布层仅设置在所述第一管芯...

【专利技术属性】
技术研发人员：D·奥沙利文，G·塞德曼，R·帕滕，B·魏达斯，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国,US