半导体衬底、半导体封装结构和制造半导体装置的方法制造方法及图纸

一种半导体衬底包含第一介电结构和第一电路层。所述第一电路层嵌入于所述第一介电结构中。所述第一电路层不从所述第一介电结构的第一表面突出。所述第一电路层包含至少一个导电段。所述导电段包含邻近于所述第一介电结构的所述第一表面的第一部分和与所述第一部分相对的第二部分。所述导电段的所述第一部分的宽度不同于所述导电段的所述第二部分的宽度。

Semiconductor substrate, semiconductor package structure and method of manufacturing semiconductor device

【技术实现步骤摘要】
半导体衬底、半导体封装结构和制造半导体装置的方法
本公开涉及半导体衬底、半导体封装结构和制造工艺的领域，且更具体地说，涉及嵌入式迹线衬底(embeddedtracesubstrate，ETS)、包含ETS的半导体封装结构和用于制造相同半导体封装结构和/或相同ETS的制造工艺。
技术介绍
随着电子行业的快速发展和半导体处理技术的进展，半导体芯片与越来越多的电子组件集成以实现更好的电气性能和更多功能。因此，半导体芯片具备更多的输入/输出(input/output，I/O)连接件。为了制造包含具有大量I/O连接件的半导体芯片的半导体封装，可对应地增大半导体芯片和半导体封装的大小。因此，制造成本可能对应地增加。另外，为最小化包含具有大量I/O连接件的半导体芯片的半导体封装的大小，可对应地增加用于携载半导体芯片的半导体衬底的接合垫密度。因此，可减小半导体衬底的电路层的线宽/线距(linewidth/linespace，L/S)。
技术实现思路
在一些实施例中，根据一方面，一种半导体衬底包含第一介电结构和第一电路层。所述第一电路层嵌入于所述第一介电结构中。所述第一电路层不从所述第一介电结构的第一表面突出。所述第一电路层包含至少一个导电段。所述导电段包含邻近于所述第一介电结构的所述第一表面的第一部分和与所述第一部分相对的第二部分。所述导电段的所述第一部分的宽度不同于所述导电段的所述第二部分的宽度。所述导电段的侧壁与所述第一介电结构的所述第一表面之间的夹角可大于90度。在一些实施例中，根据一方面，一种半导体封装结构包含半导体衬底和半导体晶粒。所述半导体衬底包含第一介电结构和第一电路层。所述第一电路层嵌入于所述第一介电结构中。所述第一电路层不从所述第一介电结构的第一表面突出。所述第一电路层包含至少一个导电段。所述导电段包含邻近于所述第一介电结构的所述第一表面的第一部分和与所述第一部分相对的第二部分。所述导电段的所述第一部分的宽度不同于所述导电段的所述第二部分的宽度。所述导电段的侧壁与所述第一介电结构的所述第一表面之间的夹角可大于90度。所述第一电路层的线宽/线距(L/S)小于或等于约2μm/2μm。所述半导体晶粒附接到所述半导体衬底且电连接到所述第一电路层。在一些实施例中，根据另一方面，一种制造半导体装置的方法包含：(a)提供堆叠结构，其中所述堆叠结构包括第一最外层、至少一个中间层和第二最外层，所述第二最外层与所述第一最外层相对，所述堆叠结构的折射率从所述第一最外层经由所述至少一个中间层到所述第二最外层逐渐增大，且所述第二最外层是光阻层；(b)在所述第一最外层附近发射光束以通过所述第一最外层和所述中间层以照射所述第二最外层；(c)使所述第二最外层显影以形成多个开口；以及(d)溅镀金属结构在所述第二最外层的开口中以形成第一电路层。附图说明当结合附图阅读时，从以下具体实施方式容易地理解本公开的一些实施例的特性。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。图1说明根据本公开的一些实施例的半导体衬底的部分的实例的俯视图。图2说明沿着图1的线I-I截取的半导体衬底的部分的实例的剖面图。图3说明图2中的区域“A”的放大视图。图4说明根据本公开的一些实施例的第一电路层的部分的实例的剖面图的区域的放大视图。图5说明根据本公开的一些实施例的第一电路层的部分的实例的剖面图的区域的放大视图。图6说明根据本公开的一些实施例的第一电路层的部分的实例的剖面图的区域的放大视图。图7说明根据本公开的一些实施例的第一电路层的部分的实例的剖面图的区域的放大视图。图8说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图9说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图10说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图11说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图12说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图13说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图14说明根据本公开的一些实施例的半导体封装结构的实例的剖面图。图15说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图16说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图17说明图16的放大视图。图18说明根据本公开的一些实施例的实例情形的模拟结果。图19说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图20说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图21说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图22说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图23说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图24说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图25说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图26说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图27说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图28说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图29说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图30说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图31说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图32说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图33说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图34说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图35说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图36说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图37说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图38说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。图39说明根据本公开的方面的用于制造半导体装置的方法的一些实施例的一或多个阶段。具体实施方式贯穿图式和详细描述使用共同参考标号来指示相同或相似元件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置本文档来自技高网...

【技术保护点】
1.一种半导体衬底，其包括：第一介电结构，其包括第一表面；以及第一电路层，其嵌入于所述第一介电结构中，其中所述第一电路层不从所述第一介电结构的所述第一表面突出，所述第一电路层包含至少一个导电段，所述导电段包含邻近于所述第一介电结构的所述第一表面的第一端和与所述第一端相对的第二端，且所述导电段的所述第一端的宽度不同于所述导电段的所述第二端的宽度。

【技术特征摘要】
2018.04.04 US 15/945,4261.一种半导体衬底，其包括：第一介电结构，其包括第一表面；以及第一电路层，其嵌入于所述第一介电结构中，其中所述第一电路层不从所述第一介电结构的所述第一表面突出，所述第一电路层包含至少一个导电段，所述导电段包含邻近于所述第一介电结构的所述第一表面的第一端和与所述第一端相对的第二端，且所述导电段的所述第一端的宽度不同于所述导电段的所述第二端的宽度。2.根据权利要求1所述的半导体衬底，其中所述导电段的侧壁与所述第一介电结构的所述第一表面之间的夹角大于90度。3.根据权利要求1所述的半导体衬底，其中所述导电段的所述第一端的所述宽度大于所述导电段的所述第二端的所述宽度。4.根据权利要求1所述的半导体衬底，其中所述第一电路层的线宽/线距小于或等于2微米(μm)/2μm。5.根据权利要求1所述的半导体衬底，其中所述第一电路层的第一表面与所述第一介电结构的所述第一表面大体上共面。6.根据权利要求1所述的半导体衬底，其中所述第一电路层的所述导电段是单体结构，且所述第一电路层的第一表面的表面粗糙度值介于从5纳米(nm)到55nm的范围内。7.根据权利要求1所述的半导体衬底，其中所述第一电路层的所述导电段包含第一金属结构和第二金属结构，所述第二金属结构安置于所述第一金属结构上，并进一步延伸以覆盖并接触所述第一金属结构的侧表面的至少一部分。8.根据权利要求7所述的半导体衬底，其中所述第一金属结构的材料是钛，且所述第二金属结构的材料是铜。9.根据权利要求7所述的半导体衬底，其中所述第一金属结构的厚度大于或等于0.1μm，且所述第二金属结构的厚度大于或等于0.2μm。10.根据权利要求1所述的半导体衬底，其进一步包括安置于所述导电段上的障壁层，其中所述障壁层包含镍层和金层，且所述镍层安置于所述金层与所述导电段之间。11.根据权利要求10所述的半导体衬底，其中所述镍层的第一表面的表面粗糙度值介于从200nm到300nm的范围内，且所述金层的第一表面的表面粗糙度值介于从50nm到200nm的范围内。12.根据权利要求1所述的半导体衬底，其中所述导电段的所述第一端界定空腔，且所述第一电路层的第一表面从所述第一介电结构的所述第一表面凹入。13.根据权利要求12所述的半导体衬底，其中所述空腔具有邻近于所述第一介电结构的所述第一表面的第一部分和与所述第一部分相对的第二部分，且所述空腔的所述第一部分的宽度大于所述空腔的所述第二部分的宽度。14.根据权利要求12所述的半导体衬底，其进一步包括安置于所述导电段的所述空腔中的障壁层，其中所述障壁层包含镍层和金层，且所述镍层安置于所述金层与所述导电段之间。15.根据权利要求1所述的半导体衬底，其中所述第一电路层的线宽/线距小于或等于1μm/1μm。16.根据权利要求1所述的半导体衬底，其进一步包括安置于所述第一介电结构的第二表面上的第二电路层，其中所述第二电路层电连接到所述第一电路层，且所述第二电路层的线宽/线距大于所述第一电路层的线宽/线距。17.一种半导体封装结构，其包括：半导体衬底，其包括：第一介电结构，其包括第一表面；以及第一电路层，其嵌入于所述第一介电结构中，其中所述第一电路层不从所述第一介电结构的所述第一表面突出，所...

【专利技术属性】
技术研发人员：呂文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71