半导体封装制造技术

一种半导体封装包含介电层和导电柱。所述介电层具有第一表面和与所述第一表面相对的第二表面。所述导电柱安置于所述介电层中。所述导电柱包含第一部分和安置于所述第一部分上方的第二部分。所述导电柱的所述第二部分从所述介电层的所述第二表面凹入。

Semiconductor package

【技术实现步骤摘要】
半导体封装
本公开涉及一种半导体封装和一种用于制造半导体封装的方法。
技术介绍
半导体封装可包含由封装材料封装的导电柱。为了提供电气连接，通过移除封装材料(例如通过研磨技术)来暴露由封装材料封装的导电柱，且可在导电柱上形成电路层。但是，导电柱的相对小粗糙度(其可起因于使用研磨技术)会引起电路层与导电柱之间的裂纹或分层。此外，导电柱的颗粒可在研磨操作之后保持在封装材料上，且封装材料的颗粒可在研磨操作之后保持在导电柱上。
技术实现思路
在一或多个实施例中，一种半导体封装包含第一介电层和导电柱。所述第一介电层具有第一表面和与所述第一表面相对的第二表面。所述导电柱安置于所述第一介电层中。所述导电柱包含第一部分和安置于所述第一部分上方的第二部分。所述导电柱的所述第二部分从所述第一介电层的所述第二表面凹入。在一或多个实施例中，一种用于制造半导体封装的方法包含：提供导电柱；在所述导电柱上形成牺牲元件；通过封装材料(encapsulant)封装(encapsulating)所述牺牲元件和所述导电柱；以及移除所述封装材料的顶部部分和所述牺牲元件以暴露所述导电柱，使得所述封装材料的剩余部分的上表面是粗糙的。附图说明图1是根据本公开的一些实施例的半导体封装的横截面图。图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N、图2O、图2P和图2Q说明根据一些实施例的用于制造图1中展示的半导体封装的部分的方法。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J和图3K说明根据一些实施例的用于制造图1中展示的半导体封装的方法。图4说明根据本公开的一些实施例的喷砂设备的示意图。图5是根据本公开的一些实施例的半导体封装的横截面图。图6是根据本公开的一些实施例的半导体封装的横截面图。图7A、图7B、图7C和图7D是根据本公开的一些实施例的半导体封装的横截面图。图8A、图8B和图8C是根据本公开的一些实施例的半导体封装的横截面图。图9A、图9B和图9C是根据本公开的一些实施例的半导体封装的横截面图。图10A和图10B是根据本公开的一些实施例的半导体封装的横截面图。图11是根据本公开的一些实施例的半导体封装的横截面图。图12A和图12B是根据本公开的一些实施例的半导体封装的横截面图。图13A、图13B、图13C和图13D是根据本公开的一些实施例的半导体封装的横截面图。图14A和图14B说明根据本公开的一些实施例的不同类型的半导体封装。图15是根据本公开的一些实施例的半导体封装的横截面图。贯穿图式和详细描述使用共同参考标号指示相同或类似元件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。具体实施方式除非另外规定，否则例如“上面”、“下面”、“向上”、“左方”、“右方”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“下部”、“上部”、“上方”、“下方”等空间描述是相对于图式中所展示的定向而指示。应理解，本文中所使用的空间描述是出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此布置而有偏差。图1是根据本公开的一些实施例的半导体封装1的横截面图。半导体封装1包含介电层11和12、电气组件20和22、绝缘层(或钝化层)40和44、图案化导电层60、62、64和68、导电柱80和82以及焊料94。在一或多个实施例中，电子组件20和22可以是芯片或晶粒。介电层11具有表面111u和与表面111u相对的表面111b。介电层12具有表面121u和与表面121u相对的表面121b。导电柱80安置于介电层11中。在一些实施例中，导电柱80的材料可包含例如铜(Cu)、另一种金属、合金或其它合适的导电材料。在一些实施例中，焊料94可以是焊料凸块。导电柱80包含第一部分801和第一部分801下方的第二部分802。导电柱80的第二部分802从介电层11的表面111b凹入。介电层11界定邻近于导电柱80的第二部分802的楔形开口111o。在一或多个实施例中，介电层11和12中的一或多个的厚度介于约120微米(μm)到约150μm的范围内。图案化导电层60延伸到楔形开口111o中，并与导电柱80的第二部分802接触。图案化导电层62电连接到导电柱80的第二部分801。导电柱80的高度介于从大致20μm到大致70μm的范围内。在一些实施例中，半导体封装1包含多个导电柱80，导电柱80具有小于约5μm/约5μm(例如约4μm/约4μm或更小、或约3μm/约3μm或更小)的线宽/线距(linewidth/linespace，L/S)。图案化导电层60包含子层601和子层602。在一些实施例中，子层601可以是晶种层。在一或多个实施例中，子层601的材料可包含例如Cu、钛(Ti)、钛铜合金(Ti/Cu)、另一种金属、另一种合金或其它合适的导电材料。在一些实施例中，子层602的材料可包含例如Cu、另一种金属、合金或其它合适的导电材料。子层601安置于子层602与导电柱80的第二部分802之间。图案化导电层62包含子层621。图案化导电层62的子层621包含Ti。在一或多个实施例中，子层621的材料可包含例如Cu、Ti、钛铜合金(Ti/Cu)、另一种金属、另一种合金或其它合适的导电材料。电气组件20嵌入于介电层11中并安置于图案化导电层60与图案化导电层62之间。介电层11和12包含一或多种模制材料。介电层11和12的模制材料/封装材料/模制化合物包含例如树脂和/或填充剂/颗粒。介电层11的表面111b具有算术平均表面粗糙度(Ra)值。在一或多个实施例中，Ra值至少是或大于大约450纳米(nm)。在一或多个实施例中，Ra值至多或小于大致12μm。介电层11具有侧壁111s。侧壁111s界定邻近于导电柱80的第二部分802的楔形开口111o。介电层11的侧壁111s的表面粗糙度与介电层11的表面111b的表面粗糙度大体上相同。在一或多个实施例中，介电层11的表面111b的Ra值介于从大致3μm到大致10μm的范围内。在一或多个实施例中，介电层11的表面111b的Ra值介于从大致0.5μm到大致12μm的范围内。介电层11的表面111b的部分之间的最大高度差介于从大致10μm到大致20μm的范围内。介电层11的表面111b的表面粗糙度(例如大于450nm)可具有足够的接合力以避免电路层与导电柱80的表面(例如下文所描述的导电柱80的表面80u)之间的交接面处的裂纹。由于增大的表面面积，介电层11的表面111b的表面粗糙度(例如其可介于从约3μm到约10μm的范围内)可提供提高的粘合力。可通过干式喷砂或湿式喷砂来粗糙化介电层11的表面111b。使用包含在介于从约-30摄氏度(℃)到约13℃的范围内的温度下变得易碎的锡(Sn)的牺牲金属，可通过低温喷砂粗糙化介电层11的表面111b。在薄化介电层11并粗糙化介电层11的表面111b之后，导电柱80的表面的表面粗糙度可介于从约0.1μm到约0.4μm的范围内。图2A到图2Q说明根据一些实施例的用于制造如图1中所展示的半导体封装1的部分1'的本文档来自技高网...

【技术保护点】
1.一种半导体封装，其包括：介电层，其具有第一表面和与所述第一表面相对的第二表面；以及导电柱，其安置于所述介电层中，所述导电柱包括第一部分和安置于所述第一部分上方的第二部分，所述导电柱的所述第二部分从所述介电层的所述第二表面凹入。

【技术特征摘要】
2018.04.02 US 15/943,3341.一种半导体封装，其包括：介电层，其具有第一表面和与所述第一表面相对的第二表面；以及导电柱，其安置于所述介电层中，所述导电柱包括第一部分和安置于所述第一部分上方的第二部分，所述导电柱的所述第二部分从所述介电层的所述第二表面凹入。2.根据权利要求1所述的半导体封装，其中所述介电层界定邻近于所述导电柱的所述第二部分的楔形开口。3.根据权利要求2所述的半导体封装，其进一步包括延伸到所述楔形开口中并与所述导电柱的所述第二部分接触的第一图案化导电层。4.根据权利要求3所述的半导体封装，其中所述第一图案化导电层包括第一子层和第二子层，所述第一子层安置于所述第二子层与所述导电柱的所述第二部分之间。5.根据权利要求3所述的半导体封装，其进一步包括电连接到所述导电柱的所述第二部分的第二图案化导电层。6.根据权利要求5所述的半导体封装，其中所述第二图案化导电层包括子层，所述第二图案化导电层的所述子层包含钛(Ti)。7.根据权利要求5所述的半导体封装，其进一步包括第一电气组件，所述第一电气组件嵌入于所述介电层中并安置于所述第一图案化导电层与所述第二图案化导电层之间。8.根据权利要求1所述的半导体封装，其中所述介电层包含模制材料。9.根据权利要求1所述的半导体封装，其中所述介电层的所述第二表面具有算术平均表面粗糙度(Ra)值，且其中所述Ra值大于大致450纳米(nm)。10.根据权利要求9所述的半导体封装，其中所述Ra值小于大致12微米(μm)。11.根据权利要求10所述的半导体封装，其中所述介电层具有界定邻近于所述导电柱的所述第二部分的楔形开口的侧壁，其中所述介电层的所述侧壁具有与所述介电层的所述第二表面的所述Ra值大体上相同的Ra值。12.根据权利要求1所述的半导体封装，其中所述介电层的所述第二表面具有Ra值，其中所述Ra值介于从大致3μm到大致10μm的范围内。13...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71