一种半导体器件的刻蚀方法以及三维存储器技术

本发明专利技术公开了一种半导体器件的刻蚀方法以及三维存储器，其中，所述刻蚀方法包括：提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。如此，保证了干法刻蚀工艺按照预期方向进行，提高了器件的良率和工作稳定性。

An etching method for semiconductor devices and three-dimensional memory

【技术实现步骤摘要】
一种半导体器件的刻蚀方法以及三维存储器
本专利技术涉及半导体器件及其制造领域，尤其涉及一种半导体器件的刻蚀方法以及一种三维存储器。
技术介绍
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求。在这种情况下，三维(3D)存储器应运而生。目前，在三维存储器的制备过程中，一般先提供半导体衬底并在半导体衬底上形成叠层结构；然后，采用干法刻蚀工艺刻蚀所述叠层结构形成暴露所述半导体衬底的沟道通孔(ChanelHole，CH)，并在CH内形成沟道结构，从而为电荷的移动和存储提供空间；此外，还需要采用干法刻蚀工艺刻蚀叠层结构形成栅缝隙(GateLineSlit，GLS)，通过GLS去除叠层结构中的牺牲层，在牺牲层的位置填充栅极金属，并在GLS内形成器件的阵列共源极(ArrayCommonSource，ACS)。然而，研究人员发现，在采用干法刻蚀工艺形成GLS的过程中，刻蚀往往不能如预期的一样沿垂直半导体衬底的方向进行，而会发生朝向CH方向的倾斜；尤其是在90层以上的3DNAND存储器结构中，GLS的倾斜现象更为严重。这在一定程度上降低了器件的良率，影响了器件工作的稳定性；此外，由于GLS倾斜，CH与GLS之间的间距无法进一步缩小，为三维存储器阵列区的布局带来了阻碍。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种半导体器件的刻蚀方法以及一种三维存储器。为达到上述目的，本专利技术的技术方案是这样实现的：本专利技术实施例提供了一种半导体器件的刻蚀方法，包括：提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。上述方案中，所述形成包覆所述半导体衬底的绝缘层，包括：采用原子层沉积工艺形成包覆所述半导体衬底的绝缘层。上述方案中，所述绝缘层的材料包括氧化硅。上述方案中，所述绝缘层的厚度大于10nm。上述方案中，所述半导体器件为三维存储器，所述第一导电柱为所述三维存储器的沟道层，所述狭缝为所述三维存储器的栅缝隙。上述方案中，所述叠层结构中最顶层介质层的厚度小于所述叠层结构中其它介质层的厚度。本专利技术实施例还提供了一种三维存储器，包括：半导体衬底、位于所述半导体衬底上的叠层结构以及贯穿所述叠层结构的沟道通孔；所述沟道通孔内部设置有沟道层，所述沟道层与所述半导体衬底导电连接；所述三维存储器还包括包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域。上述方案中，所述绝缘层的材料包括氧化硅。上述方案中，所述绝缘层的厚度大于10nm。本专利技术实施例所提供的半导体器件的刻蚀方法以及三维存储器，通过形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；如此，在干法刻蚀过程中，阻止了带电粒子通过半导体衬底进入第一导电柱(或沟道层)内，避免了第一导电柱带电后对狭缝(或GLS)内刻蚀粒子产生电子力影响，进而避免了狭缝(或GLS)内刻蚀粒子发生偏移，保证刻蚀按照预期方向进行，提高了半导体器件的良率和工作稳定性。附图说明图1为相关技术中三维存储器在采用干法刻蚀工艺形成GLS的步骤中结构的剖面示意图；图2为本专利技术实施例提供的半导体器件的刻蚀方法的流程示意图；图3a-3d为本专利技术实施例提供的三维存储器在制备过程中的器件结构剖面示意图；图4为本专利技术一些实施例中半导体结构的剖面示意图；图5为本专利技术实施例提供的三维存储器的制备方法的流程示意图。附图标记说明：10、20、20’-半导体衬底；11、21、21’-叠层结构；211-第一材料层(介质层)；211’-最顶层介质层；212-第二材料层；12-沟道层；22-第一导电柱(沟道层)；22’-第一导电柱；13、23-掩膜层；24、24’-绝缘层；25-狭缝(GLS)；25’-狭缝。具体实施方式下面将参照附图更详细地描述本专利技术公开的示例性实施方式。虽然附图中显示了本专利技术的示例性实施方式，然而应当理解，可以以各种形式实现本专利技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本专利技术，并且能够将本专利技术公开的范围完整的传达给本领域的技术人员。在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本专利技术必然存在第一元件、部件、区、层或部分。空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。图1为相关技术中三维存储器在采用干法刻蚀工艺形本文档来自技高网...

【技术保护点】
1.一种半导体器件的刻蚀方法，其特征在于，包括：提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。

【技术特征摘要】
1.一种半导体器件的刻蚀方法，其特征在于，包括：提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。2.根据权利要求1所述的方法，其特征在于，所述形成包覆所述半导体衬底的绝缘层，包括：采用原子层沉积工艺形成包覆所述半导体衬底的绝缘层。3.根据权利要求1所述的方法，其特征在于，所述绝缘层的材料包括氧化硅。4.根据权利要求1所述的方法，其特征在于，所述绝缘层的厚度大于10nm。5.根据权利要求1至4中任意一...

【专利技术属性】
技术研发人员：许波，杨川，谢柳群，殷姿，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42