阵列基板以及显示面板制造技术

本申请提供了一种阵列基板以及显示面板，阵列基板包括画素单元，画素单元包括多个画素子单元；薄膜晶体管组，每个画素子单元对应连接一组薄膜晶体管组，薄膜晶体管组包括第一薄膜晶体管、第二薄膜晶体管以及与第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线；其中，薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大。本申请通过调节阵列基板上不同位置的薄膜晶体管组的通道大小，来实现大视角情况下不同位置的颜色的均一性，改善显示效果。

Array base plate and display panel

【技术实现步骤摘要】
阵列基板以及显示面板
本申请涉及显示
，特别涉及一种阵列基板以及显示面板。
技术介绍
这里的陈述仅提供与本申请有关的背景信息，而不必然地构成示例性技术。液晶显示器主要由薄膜阵列基板、彩膜阵列基板、以及位于两基板之间的液晶构成。目前为了改善液晶显示器的大视角问题，画素会采用8畴3T晶体管(8domain)的设计。8Domain的画素设计，其每个画素电极会分为主画素区和次画素区。由于主画素区和次画素区的面积比例不同，以及相同充电电压下会产生不同亮度的特性，可以达到减轻大视角色偏的问题。在大尺寸面板中，由于数据线会比较长，信号线上的负载重，导致栅极信号和数据信号会发生延迟，不同位置的大视角效果会不一致，这就使得在大视角情况下，面板不同位置会产生颜色的差异，影响显示效果。
技术实现思路
本申请的主要目的是提供一种阵列基板以及显示面板，旨在解决大尺寸面板不同位置的大视角显示效果不一致，导致不同位置产生色差，影响显示效果的技术问题。为了实现上述目的，本申请提供一种阵列基板，所述阵列基板包括：画素单元，所述画素单元包括多个画素子单元，每个所述画素子单元包括第一画素区和第二画素区；薄膜晶体管组，每个所述画素子单元对应连接一组薄膜晶体管组，所述薄膜晶体管组包括驱动所述第一画素区开关的第一薄膜晶体管、驱动所述第二画素区开关的第二薄膜晶体管以及与所述第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线，所述数据线和扫描线交叉设置以分割出多个画素区域，每个所述画素区域设置有所述画素子单元，每条数据线连接同一列画素子单元，每条扫描线连接同一行画素子单元；其中，所述薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值为L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大，或第三薄膜晶体管的宽度值W和长度值L的比值逐渐减小。在一实施例中，同一所述画素子单元对应的第一薄膜晶体管的宽度值W和长度值L的比值与第二薄膜晶体管的宽度值W和长度值L的比值相同。在一实施例中，所述第一薄膜晶体管和所述第二薄膜晶体管的宽度值W和长度值L的比值呈线性增大。在一实施例中，连接同一条数据线的各个画素子单元中的第一薄膜晶体管和第二薄膜晶体管按照逐渐远离数据线的驱动端的顺序，宽度值W逐渐增大，长度值L保持不变。在一实施例中，连接同一条数据线的各个画素子单元中的第一薄膜晶体管和第二薄膜晶体管按照逐渐远离数据线的驱动端的顺序，长度值L逐渐减小，宽度值W保持不变。在一实施例中，所述第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值大于所述第三薄膜晶体管的宽度值W和长度值L的比值。在一实施例中，所述第三薄膜晶体管的宽度值W和长度值L的比值呈线性减小。在一实施例中，连接同一条数据线的画素子单元中，各个所述第一画素区的面积一致，各个第二画素区的面积也一致。为了实现上述目的，本申请还提供一种阵列基板，所述阵列基板包括：画素单元，所述画素单元包括多个画素子单元，每个所述画素子单元包括第一画素区和第二画素区；薄膜晶体管组，每个所述画素子单元对应连接一组薄膜晶体管组，所述薄膜晶体管组包括驱动所述第一画素区开关的第一薄膜晶体管、驱动所述第二画素区开关的第二薄膜晶体管以及与所述第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线，所述数据线和扫描线交叉设置以分割出多个画素区域，每个所述画素区域设置有所述画素子单元，每条数据线连接同一列画素子单元，每条扫描线连接同一行画素子单元；其中，所述薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值为L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大，第三薄膜晶体管的宽度值W和长度值L的比值逐渐减小，所述第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值大于所述第三薄膜晶体管的宽度值W和长度值L的比值。此外，本申请还提供一种显示面板，所述显示面板包括：阵列基板；彩膜基板，所述阵列基板与所述彩膜基板相对设置；液晶层，所述液晶层位于所述阵列基板和所述彩膜基板之间；其中，所述阵列基板包括：画素单元，所述画素单元包括多个画素子单元，每个所述画素子单元包括第一画素区和第二画素区；薄膜晶体管组，每个所述画素子单元对应连接一组薄膜晶体管组，所述薄膜晶体管组包括驱动所述第一画素区开关的第一薄膜晶体管、驱动所述第二画素区开关的第二薄膜晶体管以及与所述第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线，所述数据线和扫描线交叉设置以分割出多个画素区域，每个所述画素区域设置有所述画素子单元，每条数据线连接同一列画素子单元，每条扫描线连接同一行画素子单元；其中，所述薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值为L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大，或第三薄膜晶体管的宽度值W和长度值L的比值逐渐减小。本申请应用在大尺寸面板中，通过调整阵列基板上每个画素子单元的薄膜晶体管组的通道大小，来实现大视角情况下不同位置的颜色的均一性，如连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，调整第一薄膜晶体管和第二薄膜晶体管的宽度值和长度值的比值逐渐增大，或者调整第三薄膜晶体管的宽度值和长度值的比值逐渐减小，如此，在相同充电时间下，远离驱动端的薄膜晶体管的充电率越高，亮度越亮，解决了数据信号在大尺寸面板中延迟传输的问题，使得面板不同位置的颜色均一性，改善显示效果。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的获得其他的附图。图1为本申请阵列基板中画素单元的结构示意图；图2为图1中A处的一实施例放大结构示意图；图3为图1中A处的另一实施例放大结构示意图；图4为图1中A处又一实施例的放大结构示意图；图5为图1中A处又另一实施例的放大结构示意图；图6为本申请阵列基板中薄膜晶体管组的内部结构示意图。附图标号说明：本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本申请中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，所述阵列基板包括：画素单元，所述画素单元包括多个画素子单元，每个所述画素子单元包括第一画素区和第二画素区；薄膜晶体管组，每个所述画素子单元对应连接一组薄膜晶体管组，所述薄膜晶体管组包括驱动所述第一画素区开关的第一薄膜晶体管、驱动所述第二画素区开关的第二薄膜晶体管以及与所述第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线，所述数据线和扫描线交叉设置以分割出多个画素区域，每个所述画素区域设置有所述画素子单元，每条数据线连接同一列画素子单元，每条扫描线连接同一行画素子单元；其中，所述薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值为L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大，或第三薄膜晶体管的宽度值W和长度值L的比值逐渐减小。

【技术特征摘要】
1.一种阵列基板，其特征在于，所述阵列基板包括：画素单元，所述画素单元包括多个画素子单元，每个所述画素子单元包括第一画素区和第二画素区；薄膜晶体管组，每个所述画素子单元对应连接一组薄膜晶体管组，所述薄膜晶体管组包括驱动所述第一画素区开关的第一薄膜晶体管、驱动所述第二画素区开关的第二薄膜晶体管以及与所述第二薄膜晶体管连接的第三薄膜晶体管；多条数据线以及多条扫描线，所述数据线和扫描线交叉设置以分割出多个画素区域，每个所述画素区域设置有所述画素子单元，每条数据线连接同一列画素子单元，每条扫描线连接同一行画素子单元；其中，所述薄膜晶体管组中的每个薄膜晶体管均具有通道，通道的宽度值为W，长度值为L，连接同一条数据线的画素子单元，按照逐渐远离数据线的驱动端的顺序，第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值逐渐增大，或第三薄膜晶体管的宽度值W和长度值L的比值逐渐减小。2.如权利要求1所述的阵列基板，其特征在于，同一所述画素子单元对应的第一薄膜晶体管的宽度值W和长度值L的比值与第二薄膜晶体管的宽度值W和长度值L的比值相同。3.如权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管的宽度值W和长度值L的比值呈线性增大。4.根据权利要求1-3任一所述的阵列基板，其特征在于，连接同一条数据线的各个画素子单元中的第一薄膜晶体管和第二薄膜晶体管按照逐渐远离数据线的驱动端的顺序，宽度值W逐渐增大，长度值L保持不变。5.如权利要求1-3任一所述的阵列基板，其特征在于，连接同一条数据线的各个画素子单元中的第一薄膜晶体管和第二薄膜晶体管按照逐渐远离数据线的驱动端的顺序，长度值L逐渐减小，宽度值W保持不变。6.如权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管和第二薄膜晶体管的宽度值W和长度值L的比值大于所述第三薄膜晶体管的宽度值W和长度值L的比值。7.如权利要求1所述的阵列基板，其特征在于，所述第三薄膜晶体管的宽度值W和长度值L的比值呈线性减小。8.如权利要求1所述的阵列基板，其特征在于，连接同一条数据线的画素子单元中，各个所述第一画素区的面积一致，各个第二画素区的面...

【专利技术属性】
技术研发人员：宋振莉，
申请(专利权)人：重庆惠科金渝光电科技有限公司，北海惠科光电技术有限公司，
类型：发明
国别省市：重庆,50