一种多片ADC同步采集系统技术方案

本实用新型专利技术公开一种多片ADC同步采集系统，包括模数转换单元、第一时钟分发单元、控制单元、相位检测单元、相位校准单元、第二时钟分发单元、延迟调节单元，第一时钟分发单元与模数转换单元通讯连接，第二时钟分发单元与相位校准单元、延迟调节单元进行通讯连接，控制单元通过数据总线与模数转换单元、延迟调节单元连接，延迟调节单元与模数转换单元进行通讯连接，相位检测单元与控制单元进行通讯连接，相位校准单元与控制单元进行通讯连接；本实用新型专利技术可对不少于二片ADC的多通道采集电路进行自动相位同步检测和校准，以保证各采集通道的相位一致性。

A multi chip ADC synchronous acquisition system

【技术实现步骤摘要】
一种多片ADC同步采集系统
本技术涉及数据采集与信号处理设备领域，具体涉及一种多片ADC同步采集系统。
技术介绍
在涉及多路并行的数字处理系统中，前端需要多通道ADC电路(ADC，Analog-to-DigitalConverter，模/数转换器或者模数转换器)来对数据进行采样。由于采样电路的路数很多，各个ADC通道由于布线差异、时钟误差等环境因素的影响，导致ADC通道之间出现相位一致性问题。特别地，当存在多片ADC芯片并行工作时，会出现两种不同的通道相位差异：一种是同一片ADC上两路采集电路之间的差异，另一种是不同片ADC采集电路之间的差异。这种差异会增大后期信号处理的误差，降低整个系统的精度。随着ADC采样率的增大，通道间的相位差异对系统的影响也越来越大。因此对于高速多通道的ADC采样，保持通道间的相位一致性非常重要。常规的多通道ADC采集系统依靠采样时钟的同步来尽量保证各通道采集的相位一致性，这对于单片ADC内的多个通道采样同步是有效的。然而，对于多片ADC采集系统，各ADC芯片的制造差异，以及长期使用后各ADC的性能差异都无法仅依靠采样时钟的同步解决采集通道间的相位差异。此外，当不同片ADC分布在不同的电路板上时，上电时刻的不一致会导致各ADC采集通道的相位不一致，很难通过采样时钟的同步来解决。鉴于上述缺陷，本技术创作者经过长时间的研究和实践终于获得了本技术。
技术实现思路
为解决上述技术缺陷，本技术采用的技术方案在于，提供一种多片ADC同步采集系统，包括模数转换单元、第一时钟分发单元、控制单元、相位检测单元、相位校准单元、第二时钟分发单元、延迟调节单元，所述第一时钟分发单元与所述模数转换单元通讯连接，所述第二时钟分发单元与所述相位校准单元、所述延迟调节单元进行通讯连接，所述控制单元通过数据总线与所述模数转换单元、所述延迟调节单元连接，所述延迟调节单元与所述模数转换单元进行通讯连接，所述相位检测单元与所述控制单元进行通讯连接，所述相位校准单元与所述控制单元进行通讯连接。较佳的，所述控制单元、所述相位检测单元和所述相位校准单元集成设置为可编程门阵列FPGA芯片。较佳的，所述模数转换单元包括至少两片模数转换器，单片的所述模数转换器包括至少两个采集通道，单片的所述模数转换器包括至少一个SYNC同步管脚。较佳的，所述第一时钟分发单元v包括超低抖动合成器和抖动消除器。较佳的，所述延迟调节单元包括可编程时钟分频器和延迟控制器。较佳的，所述第二时钟分发单元包括时钟缓冲器。与现有技术比较本技术的有益效果在于：1，本技术可对不少于二片ADC的多通道采集电路进行自动相位同步检测和校准，以保证各采集通道的相位一致性；2，采用可编程门阵列FPGA芯片的现场可编程门阵列和基于FPGA的数字信号处理技术对多片ADC采集信号进行相位检测和相位校准，具有并发处理能力强，处理延迟低的特点；3，采用可编程时钟分频器和延迟控制器对ADC进行精确的相位调整，可对任意一片ADC的相位进行在线调整，调整过程由程序自动控制，无需人为干涉。附图说明图1为本技术所述多片ADC同步采集系统的功能示意图。具体实施方式以下结合附图，对本技术上述的和另外的技术特征和优点作更详细的说明。如图1所示，图1为本技术所述多片ADC同步采集系统的功能示意图；本技术所述多片ADC同步采集系统，包括模数转换单元、第一时钟分发单元、控制单元、相位检测单元、相位校准单元、第二时钟分发单元、延迟调节单元，所述第一时钟分发单元与所述模数转换单元通讯连接，所述第二时钟分发单元与所述相位校准单元、所述延迟调节单元进行通讯连接，所述控制单元通过数据总线与所述模数转换单元、所述延迟调节单元连接，所述延迟调节单元与所述模数转换单元进行通讯连接，所述相位检测单元与所述控制单元进行通讯连接，所述相位校准单元与所述控制单元进行通讯连接。所述第一时钟分发单元将采样时钟低延迟的分发到各所述模数转换单元，以提供模数转换所需的采样时钟。所述控制单元控制所述模数转换单元的工作时序，根据采集开始时刻产生SYNC初始同步信号，并根据所述相位校准单元的运算结果对所述延迟调节单元进行控制。所述相位检测单元对模数转换数据进行相位分析，为所述相位校准单元提供数据输入。所述相位校准单元根据校准算法，产生各采集通道需要的相位差。所述第二时钟分发单元将所述控制单元产生的SYNC初始同步信号低延迟的分发到各所述延迟调节单元。所述延迟调节单元对SYNC初始同步信号的相位进行调整，以控制各所述模数转换单元的同步采集。在具体的实施例中，所述控制单元、所述相位检测单元和所述相位校准单元集成设置为现场可编程门阵列(FPGA)芯片，通过所述现场可编程门阵列(FPGA)芯片实现所述控制单元、所述相位检测单元和所述相位校准单元的各功能。所述控制单元对各片ADC进行工作时序控制，所述模数转换单元完成模拟输入到数字信号的转换，并通过数据总线通讯将数字信号传输到所述控制单元。所述相位检测单元和所述相位校准单元通过数字信号处理技术检测各采集通道数字信号的相位差异，并计算出相位差；计算出的相位差作为相位调整值，通过所述延迟调节单元与所述控制单元之间的总线通讯设置到各所述延迟调节单元中，从而完成多片ADC的精确相位调整和同步采集。所述模数转换单元包括至少两片模数转换器，单片的所述模数转换器包括至少两个采集通道，单片的所述模数转换器包括至少一个SYNC同步管脚。所述第一时钟分发单元采用超低抖动合成器和抖动消除器，所述超低抖动合成器和所述抖动消除器具有输出抖动低，多路输出的特点，可为每个所述模数转换单元提供同相位的采样时钟。所述延迟调节单元采用可编程时钟分频器和延迟控制器，所述可编程时钟分频器和所述延迟控制器具有延迟调节功能，调节步长不大于20ps。调节步长由所述相位校准单元计算得出，并通过所述控制单元与所述第二时钟分发单元的通讯完成步长调节。所述第二时钟分发单元采用时钟缓冲器，所述时钟缓冲器具有传输延迟低、多通道输出的特点。所述第二时钟分发单元提高所述控制单元输出的SYNC初始同步信号的驱动能力。所述相位检测单元采用快速傅里叶变换(FFT)，将时域信号转换为频域信号。所述相位检测单元利用时域延迟和频域相位的对应关系把采集到的数字信号转换到频域分析，并根据被采信号的频谱，找出频谱中能读取的最大值点的相位，作为该路采集通道的基准相位，再将各采集通道的基准相位进行缓存，以进行相位校准处理。所述相位校准处理单元先计算所述相位检测单元缓存的各采集通道的基准相位平均值，再计算各采集通道的基准相位与平均值的差值，最后将得到的差值作为相位调整值，通过所述延迟调节单元与所述控制单元的总线通讯设置到各所述延迟调节单元中。所述模数转换器、所述时钟缓冲器、所述可编程时钟分频器、所述延迟控制器、所述超低抖动合成器、所述抖动消除器以及所述可编程门阵列FPGA芯片应为现有技术中可实现在实施中相应处理功能的常用电器构件。本技术采用可编程门阵列FPGA芯片的现场可编程门阵列和基于FPGA的数字信号处理技术对多片ADC采集信号进行相位检测和相位校准，具有并发处理能力强，处理延迟低的特点；采用可编程时钟分频器和延迟控制器对AD本文档来自技高网...

【技术保护点】
1.一种多片ADC同步采集系统，其特征在于，包括模数转换单元、第一时钟分发单元、控制单元、相位检测单元、相位校准单元、第二时钟分发单元、延迟调节单元，所述第一时钟分发单元与所述模数转换单元通讯连接，所述第二时钟分发单元与所述相位校准单元、所述延迟调节单元进行通讯连接，所述控制单元通过数据总线与所述模数转换单元、所述延迟调节单元连接，所述延迟调节单元与所述模数转换单元进行通讯连接，所述相位检测单元与所述控制单元进行通讯连接，所述相位校准单元与所述控制单元进行通讯连接。

【技术特征摘要】
1.一种多片ADC同步采集系统，其特征在于，包括模数转换单元、第一时钟分发单元、控制单元、相位检测单元、相位校准单元、第二时钟分发单元、延迟调节单元，所述第一时钟分发单元与所述模数转换单元通讯连接，所述第二时钟分发单元与所述相位校准单元、所述延迟调节单元进行通讯连接，所述控制单元通过数据总线与所述模数转换单元、所述延迟调节单元连接，所述延迟调节单元与所述模数转换单元进行通讯连接，所述相位检测单元与所述控制单元进行通讯连接，所述相位校准单元与所述控制单元进行通讯连接。2.如权利要求1所述的多片ADC同步采集系统，其特征在于，所述控制单元、所述相位检测单...

【专利技术属性】
技术研发人员：刘晓光，余开，张军，
申请(专利权)人：博微太赫兹信息科技有限公司，
类型：新型
国别省市：安徽,34