一种数字信号串行传输方法技术

本发明专利技术公开了一种数字信号串行传输方法，该方法采用单bit串行信号线传输数据和时钟，设定4B/5B编码结构并定位字节边界，采用自适应同步机制控制接收端进入稳定工作状态，设定5B串行链路数据封装格式，进行数字信号串行传输。本发明专利技术通过对时钟和数据、定界、同步、封装等多个方面进行设定，具有低速串行协议实现简单的优点，同时也具有接近高速传输协议下限的传输带宽，实现了百M级的系统内部数字信号串行传输的有效应用。

A Serial Transmission Method of Digital Signal

【技术实现步骤摘要】
一种数字信号串行传输方法
本专利技术属于串行传输
，具体涉及一种数字信号串行传输方法。
技术介绍
目前常用的串行传输方案有两类，一类是低速串行协议，比如I2C，SPI，UART等，速率介于几百Kbps到几Mbps，使用2-4根信号线传输；另一类是高速串行接口(serdes)，速率常常在约600Mbps到10Gbps+，单line的串行协议常常使用一对高速差分信号线，比如常见的GE，PCIEx1，SRIOx1等等。现有的串行传输方案主要存在以下问题：(1)现有公开串行协议有一个传输带宽的空白区域，就是几十到几百Mbps这个区间，没有覆盖。低速串行协议速率达不到，高速串行协议速率又下不来。(2)对于100M～400Mbps这个级别的串行传输，如果使用高速串行协议，带宽浪费的同时，带来技术复杂度大幅增加，常常需要使用供应商的专用IP，对设计人员的的要求较高，设备调试和维护的成本增加。
技术实现思路
本专利技术的主要目的在于提供一种数字信号串行传输方法，旨在解决既有方法存在的以上技术问题。为实现上述目的，本专利技术提供一种数字信号串行传输方法，包括以下步骤：分别采用单bit串行信号线从发送端向接收端传输数据和时钟，利用随路时钟处理接收数据；设定4B/5B编码结构，并采用链路控制码定位字节边界；根据定位的字节边界，采用自适应同步机制控制接收端进入稳定工作状态；设定5B串行链路数据封装格式，进行数字信号串行传输。进一步地，所述分别采用单bit串行信号线从发送端向接收端传输数据和时钟还包括：利用系统同源时钟通过单bit串行信号线分别向发送端和接收端传输数据和时钟。进一步地，所述设定4B/5B编码结构具体为：采用4B/5B编码方式对数据0000-1111及编码00010-01011进行数据码型编码，形成包含用户数据4B的16个数据编码；并设定IDLE编码作为空闲态控制码、SOF编码作为帧开头控制码、EOF编码作为帧结尾控制码。进一步地，所述采用链路控制码定位字节边界具体为：通过检测与IDLE编码对应的码型，定位5bit字节的边界。进一步地，所述采用自适应同步机制控制接收端进入稳定工作状态具体为：设定接收端接收串行数据的延时大小；移位寻找检测IDLE编码位置；判断是否存在两个以上连续正确的IDLE编码；若是，则接收端进入同步状态；若否，则重新调整接收端接收串行数据的延时大小；判断是否存在一个以上错误的IDLE编码；若是，则接收端进入失步状态，重新调整接收端接收串行数据的延时大小；若否，则接收端继续进入同步状态。进一步地，所述设定5B串行链路数据封装格式具体为：设定5B串行链路数据封装格式为21个数据编码，包括帧数据段和空闲段；所述帧数据段包括设置在帧开头的SOF编码、帧结尾的EOF编码以及帧中间的包含用户数据4B的16个数据编码；所述空闲段包括设置的三个连续的IDLE编码。本专利技术的有益效果是：本专利技术通过对时钟和数据、定界、同步、封装等多个方面进行设定，具有低速串行协议实现简单的优点，同时也具有接近高速传输协议下限的传输带宽，实现了百M级的系统内部数字信号串行传输的有效应用。附图说明图1是本专利技术的数字信号串行传输方法流程示意图；图2是本专利技术的一实施例中时钟和数据传输示意图；图3是本专利技术的另一实施例中时钟和数据传输示意图；图4是本专利技术中自适应同步机制流程示意图；图5是本专利技术中5B串行链路数据封装格式示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例提供的主要解决方案是：如图1所示，一种数字信号串行传输方法，包括以下步骤：分别采用单bit串行信号线从发送端向接收端传输数据和时钟，利用随路时钟处理接收数据；设定4B/5B编码结构，并采用链路控制码定位字节边界；根据定位的字节边界，采用自适应同步机制控制接收端进入稳定工作状态；设定5B串行链路数据封装格式，进行数字信号串行传输。本专利技术为了解决百兆级的串行传输问题，同时降低技术复杂度和设计成本，提出的一种新的数字信号串行传输方法，覆盖时钟和数据、定界、同步、封装等多个方面。在本专利技术的一个可选实施例中，本专利技术利用发送端源同步接口，通过单bit串行信号线接收时钟，接收端采用随路时钟clock来处理接收数据，如图2所示。可选择地，如图3所示，本专利技术也利用系统同源时钟通过单bit串行信号线分别向发送端和接收端传输数据和时钟。本专利技术采用上述时钟和数据的传输方式，通过单bit信号线进行传输，最大程度地节省了IO芯片管脚数量；并且均避免了高速串行协议需要做时钟恢复的复杂技术，同时传输速率在百兆级亦不存在RX采样错误的风险，实现方案简单。在本专利技术的一个可选实施例中，本专利技术在RX方向从串行数据线上解串时，需要准确定位字节边界，因此通过设定4B/5B编码结构，并采用链路控制码定位字节边界。本专利技术可编程逻辑器件(FPGA)实现编解码，不同于传统的3B/4B编码和5B/6B编码，考虑到实现过程中的存储资源消耗，查表速度，查表电路对工程时序结构的影响，编码传输效率损失等多重因素，设定了一种新的4B/5B编码结构。本专利技术采用4B/5B编码方式对数据0000-1111及编码00010-01011进行数据码型编码，形成包含用户数据4B的16个数据编码，如表1所示。表1、数据码型编码表数据编码000000010000101010001010001001100011010010101010101000011010010011100101100010100100100100101001001101101101110010110110101100111000110111101011利用上述4B/5B编码结构能够实现80％的串行传输效率。本专利技术在进行连续的用户数据传输时，不允许在串行链路上出现连续的4个1。5B有32个码型，其在传输了用户数据4B的16个数据后，还剩余16个冗余码型，因此设定其中的若干码型作为链路控制码，具体为设定IDLE编码作为空闲态控制码、SOF(Start-of-frame)编码作为帧开头控制码、EOF(End-of-frame)编码作为帧结尾控制码。IDLE：11110，表示空闲态，当串行链路没有用户数据需要发送时，均传输IDLE，其不同于任何一个数据码型。SOF：11011，表示帧边界，帧开头，其不同于任何一个数据码型。EOF：11101，表示帧边界，帧结尾，其不同于任何一个数据码型。在4B/5B编码结构中，只有IDLE编码会出现连续的4个1；因此通过检测与IDLE编码对应的码型，即RX在检测到连续的4个1及其后的一个0时，识别为一个IDLE编码，从而准确定界出串行信号线上的5bit的边界。对于不在上表内的数据编码，也不是控制码的5B数据，为非法码型。在本专利技术的一个可选实施例中，本专利技术通过寻找IDLE的位置，判断是否准确寻找到了字节边界，以及接收端采样是否正确。常用数字器件，比如可编程逻辑器件(FPGA)的IO都可以调整数据延时，通过调整RX收到的串行数据延时的大小，使采样触发器能准确采样到RX的数据。一旦控制码IDLE有错误，就进入失步状态，需本文档来自技高网...

【技术保护点】
1.一种数字信号串行传输方法，其特征在于，包括以下步骤：分别采用单bit串行信号线从发送端向接收端传输数据和时钟，利用随路时钟处理接收数据；设定4B/5B编码结构，并采用链路控制码定位字节边界；根据定位的字节边界，采用自适应同步机制控制接收端进入稳定工作状态；设定5B串行链路数据封装格式，进行数字信号串行传输。

【技术特征摘要】
1.一种数字信号串行传输方法，其特征在于，包括以下步骤：分别采用单bit串行信号线从发送端向接收端传输数据和时钟，利用随路时钟处理接收数据；设定4B/5B编码结构，并采用链路控制码定位字节边界；根据定位的字节边界，采用自适应同步机制控制接收端进入稳定工作状态；设定5B串行链路数据封装格式，进行数字信号串行传输。2.如权利要求1所述的数字信号串行传输方法，其特征在于，所述分别采用单bit串行信号线从发送端向接收端传输数据和时钟还包括：利用系统同源时钟通过单bit串行信号线分别向发送端和接收端传输数据和时钟。3.如权利要求2所述的数字信号串行传输方法，其特征在于，所述设定4B/5B编码结构具体为：采用4B/5B编码方式对数据0000-1111及编码00010-01011进行数据码型编码，形成包含用户数据4B的16个数据编码；并设定IDLE编码作为空闲态控制码、SOF编码作为帧开头控制码、EOF编码作为帧结尾控制码。4.如权利要求3所述的数字信号串行传输...

【专利技术属性】
技术研发人员：杨庸，
申请(专利权)人：成都博宇利华科技有限公司，
类型：发明
国别省市：四川,51