基于FPGA的时间数字变换器制造技术

本发明专利技术公开了一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路。本发明专利技术通过对每个跳变沿在延迟链上位置的测量实现了多次测量，从而只利用一套时间数字变换器实现了多次测量即提高了测量精度。

Time Digital Converter Based on FPGA

【技术实现步骤摘要】
基于FPGA的时间数字变换器
本专利技术属于时间量的数字化测量领域，具体涉及一种基于FPGA的时间数字变换器。
技术介绍
时间数字变换器(TDC：Time-Digital-Convertor)是一种将时间量转化为数字量以实现一个事件发生时刻的记录的功能器件。对于两个事件之间的时间间隔的测量，一般可以由两个TDC分别测量两个事件的发生时刻，两个发生时刻的差值就是该两个事件的时间间隔。目前，TDC的实现载体可分为基于ASIC(ApplicationSpecificIntegratedCircuit)专用芯片和基于FPGA(FieldProgrammableGateArray)可编程器件两种。随着FPGA技术的不断发展，单片FPGA能够提供的逻辑资源量越来越大，其可编程配置的灵活性也越来越强，FPGA已经成为数字系统集成设计的平台。在此平台上，实现时间量的测量，无疑对基于FPGA的数据获取和处理系统有重要意义。基于FPGA时间数字变换器，基本的实现方法是用一个高速时钟计数器，在被测信号到来时，记录下当时的计数器的状态，再利用人为构造的信号延迟链获得被测信号在一个系统时钟周期内的精细位置。基于信号延迟链的时间内插技术的测量精度主要取决于延迟链上延迟单元的颗粒度和均匀性。TDC的测量精度可以通过对被测信号实现多次测量来提高。但现有的多次测量技术要么是利用多个并行的TDC实现，要么使用一个TDC对被测信号逐次重复测量，前者增大TDC的硬件资源，后者增大了TDC测量的死时间。
技术实现思路
(一)要解决的技术问题本专利技术提供一种基于FPGA的时间数字变换器，以达到只利用一套时间数字变换器同时实现多次测量，在提高测量精度的同时，不会劣化时间数字变换器的其他性能指标。(二)技术方案根据本专利技术的一方面，提供一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；所述一元脉动码到二进制码变换电路用于将所述状态码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述计数信号计算被测信号到达所述时间数字变换器的时间。在进一步的实施方案中，所述脉动信号发生器包括多个延迟单元，用于调节所述脉动信号的各个信号变化沿之间的脉宽。在进一步的实施方案中，所述多抽头信号延迟链的各个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。在进一步的实施方案中，所述一元脉动码到二进制码变换电路包括：拆分模块，用于将状态码拆分为多个等长的子码；多个识别模块，用于判断各个子码内信号变化沿在子码中的位置，并在子码内对各个信号变化沿位置进行求和并输出；求和模块，将各个识别模块输出的求和结果进一步求和得到最终的二进制码输出。在进一步的实施方案中，所述的基于FPGA的时间数字变换器还包括标定电路，用于将所述二进制编码转换成时间内插值后发送给所述变换结果输出电路；且所述变换结果输出电路根据所述时间内插值和所述粗时钟计数器输出的计数信号计算被测信号到达所述时间数字变换器的时间。在进一步的实施方案中，所述标定电路包括：标定查找表，用于将所述二进制编码转换成时间内插值；标定查找表更新电路，用于对所述标定查找表进行更新。在进一步的实施方案中，所述粗时钟计数器、触发器阵列、一元脉动码到二进制码变换电路、标定电路和变换结果输出电路都在系统时钟的驱动下运行。在进一步的实施方案中，所述识别模块包括多组编码器，用于将各个子码拆分为多个分组并在各个分组内进行信号变化沿的位置查找。在进一步的实施方案中，所述识别模块用于分别判断所述子码内的各个分组内信号变化沿的个数与位置，并对各个分组的信号变化沿个数进行加权求和，对各个分组的信号变化沿位置直接求和。(三)有益效果本专利技术提供一种基于FPGA的时间数字变换器，脉动信号发生器产生了一个具有多个跳变沿的脉动信号在多抽头信号延迟链上传播，通过对每个跳变沿在延迟链上位置的测量实现了多次测量，从而只利用一套时间数字变换器实现了多次测量即提高了测量精度。由于本专利技术能够实现在一个时钟周期内同时对脉动信号上多个跳变沿进行测量，所以本专利技术不会造成长的测量死时间，也不会消耗过多的FPGA资源，从而实现不劣化时间数字变换器的其他性能指标。附图说明图1是本专利技术提供的一种基于FPGA的时间数字变换器的结构示意图；图2是本专利技术一个实施例提供的四沿脉动信号发生器的实现原理图；图3是本专利技术一个实施例提供的400位状态码拆分为子码的原理示意图；图4是本专利技术一个实施例提供的一元脉动码到二进制码变换电路中的子码编码实现原理图；图5是本专利技术一个实施例测量到的TDC的bin宽分布图；图6是本专利技术一个实施例使用不同数量信号变化沿的脉动信号对TDC测量精度的改进测试结果。具体实施方式为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。应当了解，在此所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图1所示，图1是本专利技术提供的一种基于FPGA的时间数字变换器的结构示意图。它包括脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制编码变换电路、粗时钟计数器和变换结果输出电路。其中，所述脉动信号发生器是外触发的，其用于在被测信号的触发下产生一个含有多个沿的脉动信号并馈入到多抽头信号延迟链中进行传输。脉动信号发生器实际是对多抽头信号延迟链的始端部分改造而成，其包括多个延迟单元，用于调节所述脉动信号的各个信号变化沿之间的脉宽，它的每个延迟单元都会进行抽头输出，其抽头输出结果被锁存在触发器阵列中。所述多抽头信号延迟链用于对被测信号进行延时传输，其由多个延迟单元组成，且在每个延迟单元的前端具有抽头输出，抽头输出的结果与脉动信号发生器的抽头输出同时被锁存在触发器阵列中。所述多抽头信号延迟链的各个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。所述触发器阵列用于在系统时钟的控制下，对脉动信号发生器和多抽头信号延迟链的各抽头状态进行锁存形成状态码。在被测信号到来的前提下，将锁存的抽头状态同时传递给所述的一元脉动码到二进制编码变换电路。一元脉动码到二进制编码变换电路用于将所述状态码变换为二进制码，即根据所述锁存的抽头状态寻找在多抽头信号延迟链上传输的多沿脉动信号的各个沿的位置，并对各个沿的位置进行加和，产生一个二进制的编码输出结果。所述粗时钟计数器用于产生被测信号的计数信号。所述变换结果输出电路用于根据所述二进制码和所述计数信号计算被测信号的到达所述时间数字变换器的时间。选择性地，该时间数字变换器还可包括标定电路，用于对所述二进制编码输出转换成时间内插值。标定电路通本文档来自技高网...

【技术保护点】
1.一种基于FPGA的时间数字变换器，其特征在于，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；所述一元脉动码到二进制码变换电路用于将所述状态码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述计数信号计算被测信号到达所述时间数字变换器的时间。

【技术特征摘要】
1.一种基于FPGA的时间数字变换器，其特征在于，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；所述一元脉动码到二进制码变换电路用于将所述状态码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述计数信号计算被测信号到达所述时间数字变换器的时间。2.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述脉动信号发生器包括多个延迟单元，用于调节所述脉动信号的各个信号变化沿之间的脉宽。3.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述多抽头信号延迟链的各个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。4.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述一元脉动码到二进制码变换电路包括：拆分模块，用于将状态码拆分为多个等长的子码；多个识别模块，用于判断各个...

【专利技术属性】
技术研发人员：王永纲，周小雨，宋政奇，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽,34