具有体接触与介电间隔部的半导体器件及对应的制造方法技术

本发明专利技术公开了具有体接触与介电间隔部的半导体器件及对应的制造方法。一种半导体器件包括延伸到半导体衬底的第一主表面中的沟槽，以及在所述沟槽中的栅极电极和栅极电介质。栅极电介质使栅极电极与半导体衬底分离。具有第一导电类型的第一区被形成在所述半导体衬底中位于第一表面处与所述沟槽相邻。具有第二导电类型的第二区被形成在所述半导体衬底中位于所述第一区下方与所述沟槽相邻。具有第一导电类型的第三区被形成在所述半导体衬底中位于所述第二区下方与所述沟槽相邻。半导体衬底中的接触开口延伸到所述第二区中。电绝缘间隔部被设置在由接触开口形成的半导体衬底的侧壁上，并且接触开口中的导电材料邻接所述侧壁上的电绝缘间隔部。

Semiconductor Device with Body Contact and Dielectric Gap and Its Manufacturing Method

【技术实现步骤摘要】
具有体接触与介电间隔部的半导体器件及对应的制造方法
本专利技术涉及具有体接触（bodycontact）与介电间隔部的半导体器件及对应的制造方法。
技术介绍
例行地使功率MOSFET的沟道尺寸减小来增加性能。器件的沟道与器件的体区的凹槽接触之间的距离也变得更小，从而导致若干关键性的折衷，包括：到凹槽中的p+接触注入物与沟道掺杂剂的相互作用；以及在耗尽电容使栅极控制降低以及寄生源极电容增大时，阈值电压特性的斜率减小。沟道和凹槽接触之间的距离可以保持足够大，但是这导致较高的Rdson（导通状态电阻）。可以通过使用产生较小栅极电容的较薄氧化物来解决阈值电压特性的斜率的减小。然而，较小栅极电容增加栅极总电荷品质因数（FOMg）。因此，需要具有较小的沟道尺寸和可接受的FOMg的新的功率MOSFET。
技术实现思路
根据半导体器件的实施例，所述半导体器件包括：延伸到半导体衬底的第一主表面中的沟槽；在沟槽中的栅极电极和栅极电介质，所述栅极电介质使栅极电极与半导体衬底分离；具有第一导电类型的第一区，所述第一区被形成在半导体衬底中位于第一表面处并且与沟槽相邻；具有第二导电类型的第二区，所述第二区被形成在半导体衬底中位于第一区下方并且与沟槽相邻；具有第一导电类型的第三区，所述第三区被形成在半导体衬底中位于第二区下方并且与沟槽相邻；在半导体衬底中的接触开口，所述接触开口延伸到第二区中；电绝缘间隔部，所述电绝缘间隔部位于由接触开口形成的半导体衬底的侧壁上；以及导电材料，所述导电材料位于所述接触开口中并且邻接由接触开口形成的半导体衬底的侧壁上的电绝缘间隔部。还提供了对应的制造方法。本领域技术人员在阅读下面的详细描述时和在查看附图时将认识到附加的特征和优点。附图说明绘图的元件未必相对于彼此成比例。相似的参考标号指定对应类似的部分。各种图示的实施例的特征可以组合，除非它们互相排斥。在绘图中描绘实施例，并且在下面的描述中详述所述实施例。图1至4图示具有体接触与介电间隔部的半导体器件的实施例的相应部分横截面视图。图5A至5D图示用于制造在图1至4中示出的半导体器件的一些处理步骤的实施例。图6图示在图1至4中示出的半导体器件实施例的部分俯视图。图7至10图示具有体接触与介电间隔部的半导体器件的附加实施例的相应部分横截面视图。图11A至11Q图示制造在图10中示出的半导体器件的方法的实施例。图12图示具有体接触与介电间隔部以及集成的肖特基势垒二极管的半导体器件的实施例的部分横截面视图。具体实施方式在本文中描述的实施例提供具有减小的沟道尺寸和良好的FOMg的功率MOSFET，以及对应的制造方法。通过沿着接触的侧壁到功率器件的高掺杂体接触区引入间隔部电介质，可以进一步减小沟道区的横向尺寸，同时还减小源极电容并增加高掺杂体接触区与沟道区之间的距离。在半导体衬底中的接触开口/凹槽与栅极沟槽之间的器件体区的小鳍状部分与接触开口/凹槽并联，从而减小IV曲线和DIBL（漏极诱导的势垒下降）摆动。高掺杂体接触区通过沿着接触开口/凹槽的间隔部电介质而与沟道区解耦合，从而改进阈值电压稳定性。介电间隔部还沿着沟道侧面引入应力，其应该减小Rdson和泄漏。图1图示具有体接触与介电间隔部的半导体器件100的部分横截面视图。半导体器件100包括半导体衬底102，所述半导体衬底102具有延伸到半导体衬底102的前表面106中的栅极沟槽104。半导体衬底102可以包括任何类型的半导体材料，诸如单元素半导体（例如Si、Ge等）、绝缘体上硅、二元半导体（例如SiC、GaN、GaAs等）、三元半导体等，其具有或不具有（一个或多个）外延层。在每个栅极沟槽104中设置栅极电极108和栅极电介质110，所述栅极电介质110使对应的栅极电极108与半导体衬底102分离。可以将场板112设置在栅极沟槽104中位于栅极电极108下方，每个场板112通过比栅极电介质110更厚的场电介质114而与半导体衬底102和对应的栅极电极108分离。替换地或附加地，可以将场板设置在专用场板沟槽中，所述专用场板沟槽在图1中未被示出。具有第一导电类型（例如，在n沟道器件的情况下为n型，或者在p沟道器件的情况下为p型）的第一（源极/发射极）区116被形成在半导体衬底102中位于前表面106处并且与每个栅极沟槽104相邻。具有第二导电类型（例如，在n沟道器件的情况下为p型，或者在p沟道器件的情况下为n型）的第二（体）区118被形成在半导体衬底102中位于源极/发射极区116下方并且与每个栅极沟槽104相邻。具有第一导电类型的第三（漂移）区120被形成在半导体衬底102中例如作为外延层的部分，位于体区118下方并且与每个栅极沟槽104相邻。第一导电类型的漏极/集电极区122被形成在半导体衬底102的与前表面106相对的背表面124处，并且被比漂移区120更重地掺杂。在图1中示出的半导体器件100是垂直功率MOSFET，其具有在垂直方向上沿着栅极电介质110在体区118中延伸的沟道区126。通过将足够的栅极电压施加到栅极电极108，少数载流子（在p型体区118的情况下为电子，或者在n型体区118的情况下为空穴）沿着栅极电介质110在沟道区126中聚集，并且导电路径经由漂移和沟道区120、126而在源极/发射极区116和漏极/集电极区122之间完成。诸如二氧化硅、氮化硅、正硅酸乙酯（TEOS）等之类的层间电介质128被形成在半导体衬底102的前表面106上以使一个或多个上覆（overlying）金属层（未示出）与下伏（underlying）半导体衬底102分离。接触开口130延伸通过层间电介质128并且延伸到半导体衬底102中。在一个实施例中，接触开口130在层间电介质128中的最小宽度（w1）大于接触开口130在半导体衬底102中的最小宽度（w2）。相邻栅极沟槽104之间的漂移区120的宽度在图1中被标记为w3，并且其可以在几百纳米的范围内，例如大约300nm或者更多或者更少。在半导体衬底102中形成的接触开口130的部分在本文中还被称为凹槽。导电材料132填充接触开口130以形成体接触插塞134，所述体接触插塞134由于以上描述的宽度差异（w1>w2）而在接触开口130中具有阶梯式剖面。接触开口130至少延伸到体区118中。在图1中图示的实施例中，接触开口130在体区118内终止，使得体接触插塞134通过体区118的区段而与漂移区120分离。第二导电类型并且比体区118更重地掺杂的高掺杂（例如，p+）体接触区136被形成在体区118中与接触开口130的底部相邻。高掺杂体接触区136在接触开口130的底部处邻接体接触插塞134，并且与其欧姆接触。电绝缘间隔部138被设置在由接触开口130形成的半导体衬底102的侧壁140上。接触开口130中的导电材料132邻接由接触开口130形成的半导体衬底102的侧壁140上的电绝缘间隔部138。通过沿着由接触开口130形成的半导体衬底102的侧壁140提供电绝缘间隔部138，可以减小沟道区126的横向尺寸，同时还减小源极电容并且增加体接触插塞134和沟道区126之间的距离。作为结果，通过设置在由接触开口130形成的半导体衬底102的侧壁140上的电绝缘间隔部138，本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：延伸到半导体衬底的第一主表面中的沟槽；在所述沟槽中的栅极电极和栅极电介质，所述栅极电介质使所述栅极电极与所述半导体衬底分离；具有第一导电类型的第一区，所述第一区被形成在所述半导体衬底中位于第一表面处并且与所述沟槽相邻；具有第二导电类型的第二区，所述第二区被形成在所述半导体衬底中位于所述第一区下方并且与所述沟槽相邻；具有第一导电类型的第三区，所述第三区被形成在所述半导体衬底中位于所述第二区下方并且与所述沟槽相邻；在所述半导体衬底中的接触开口，所述接触开口延伸到所述第二区中；电绝缘间隔部，所述电绝缘间隔部位于由所述接触开口形成的所述半导体衬底的侧壁上；以及导电材料，所述导电材料位于所述接触开口中并且邻接由所述接触开口形成的所述半导体衬底的侧壁上的电绝缘间隔部。

【技术特征摘要】
2018.01.23 US 15/8781831.一种半导体器件，包括：延伸到半导体衬底的第一主表面中的沟槽；在所述沟槽中的栅极电极和栅极电介质，所述栅极电介质使所述栅极电极与所述半导体衬底分离；具有第一导电类型的第一区，所述第一区被形成在所述半导体衬底中位于第一表面处并且与所述沟槽相邻；具有第二导电类型的第二区，所述第二区被形成在所述半导体衬底中位于所述第一区下方并且与所述沟槽相邻；具有第一导电类型的第三区，所述第三区被形成在所述半导体衬底中位于所述第二区下方并且与所述沟槽相邻；在所述半导体衬底中的接触开口，所述接触开口延伸到所述第二区中；电绝缘间隔部，所述电绝缘间隔部位于由所述接触开口形成的所述半导体衬底的侧壁上；以及导电材料，所述导电材料位于所述接触开口中并且邻接由所述接触开口形成的所述半导体衬底的侧壁上的电绝缘间隔部。2.根据权利要求1所述的半导体器件，其中所述电绝缘间隔部沿着由所述接触开口形成的所述半导体衬底的侧壁而凹陷在所述半导体衬底的第一主表面下方。3.根据权利要求1所述的半导体器件，其中所述接触开口在所述第二区内终止使得所述导电材料通过所述第二区的区段而与所述第三区分离。4.根据权利要求3所述的半导体器件，此外包括被形成在所述第二区中与所述接触开口的底部相邻的第二导电类型的附加区，其中所述附加区比所述第二区更重地掺杂并且在所述接触开口的底部处邻接所述导电材料。5.根据权利要求1所述的半导体器件，其中所述接触开口延伸通过所述第二区并且延伸到所述第三区中，使得所述导电材料延伸到所述第三区中。6.根据权利要求5所述的半导体器件，此外包括第二导电类型的第一附加区，其被形成在所述第三区中并且在所述接触开口的底部处邻接所述导电材料。7.根据权利要求6所述的半导体器件，此外包括形成在所述第三区中的第二导电类型的第二附加区，其中第二导电类型的第二附加区在所述接触开口的底部下方邻接第二导电类型的第一附加区，并且比所述沟槽和第二导电类型的第一附加区二者延伸到所述半导体衬底中如从第一主表面测量的更大的深度，并且其中第二导电类型的第一附加区比第二导电类型的第二附加区更重地掺杂。8.根据权利要求7所述的半导体器件，此外包括在所述半导体衬底的与所述第一主表面相对的第二主表面处形成的第一导电类型的第一附加区，其中第一导电类型的第一附加区比所述第三区更重地掺杂，并且其中第二导电类型的第二附加区延伸到第一导电类型的第一附加区，并且与其邻接。9.根据权利要求8所述的半导体器件，此外包括形成在所述第三区中位于所述沟槽下面的第一导电类型的第二附加区，其中第一导电类型的第一附加区比第一导电类型的第二附加区更重地掺杂，并且其中第二导电类型的第二附加区通过所述第三区的区段而与第一导电类型的第二附加区横向分离。10.根据权利要求9所述的半导体器件，其中第一导电类型的第二附加区延伸到第一导电类型的第一附加区，并且与其邻接。11.根据权利要求9所述的半导体器件，此外包括在所述沟槽中位于所述栅极电极下方的场板，其中所述场板与所述栅极电极电绝缘。12.根据权利要求1所述的半导体器件，其中所述第二区的区段延伸到所述半导体衬底的第一主表面，其中所述第一区横向设置在所述沟槽与延伸到所述半导体衬底的第一主表面的所述第二区的区段之间，并且其中所述接触开口被形成在延伸到所述半导体衬底的第一主表面的所述第二区的区段中。13.根据权利要求12所述的半导体器件，其中所述电绝缘间隔部沿着延伸到所述半导体衬底的第一主表面的所述第二区的区段的侧壁凹陷在所述半导体衬底的第一主表面下方，使得所述侧壁的上部部分没有所述电绝缘间隔部。14.根据权利要求13所述的半导体器件，此外包括...

【专利技术属性】
技术研发人员：黄伟峻，T法伊尔，M珀尔兹尔，M勒施，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利,AT