氮化镓衬底制造技术

提供了一种氮化镓衬底。所述氮化镓衬底用C面来作为表面，所述氮化镓衬底包括第一区域和第二区域，在位于所述C面中的并且每个边均为2mm长度的正方形区域中的25℃时的显微光致发光扫描成像中，所述第一区域和所述第二区域具有不同的带端发射强度的平均值，所述第一区域的带端发射强度的平均值Ibe1a和所述第二区域的带端发射强度的平均值Ibe2a满足以下的关系表达式(I)和(II)：Ibe1a>Ibe2a...(I)以及2.1≤Ibe1a/Ibe2a≤9.4...(II)。

GaN Substrate

【技术实现步骤摘要】
氮化镓衬底本申请是申请日为2015年4月16日、申请人为“住友电气工业株式会社”、专利技术名称为“氮化镓衬底”、申请号为201580040883.1的专利技术专利申请的分案申请。
本专利技术涉及氮化镓(GaN)衬底。
技术介绍
在氮化物半导体衬底之中，GaN衬底已经作为用于制造诸如发光器件和电子器件的半导体器件的衬底而备受关注。然而，目前，为了制造GaN衬底，必须在异质衬底上执行生长。由于异质衬底和GaN晶体的晶格常数和热膨胀系数之间存在差异，因此在GaN晶体中产生大量晶体缺陷，这是不利的。为了解决这个问题，例如，非专利文献1公开了一种GaN衬底，其中，生长在其表面中设置有大量点形凹陷的GaN晶体，使得晶体缺陷密集地位于GaN衬底中的凹陷中心而在凹陷周围，晶体缺陷减少。引用列表非专利文献NPD1：KensakuMotoki，“DevelopmentofGaNSubstrates”(GaN衬底的形成)，SEItechnicalreview,Vol.175,July,2009,pp.10-18(SEI技术综述，第175卷，2009年7月，第10-18页)
技术实现思路
技术问题然而，当使用以上GaN衬底来制作诸如肖特基势垒二极管(SBD)的半导体器件时，半导体器件的特性会变差。因此，需要进行改进。问题的解决方案根据本专利技术的一个实施例的GaN衬底是具有作为具有不小于100mm直径的表面的C面的氮化镓衬底，所述氮化镓衬底包括第一区域和第二区域，所述第一区域和所述第二区域具有位于所述C面中并且具有均具有2mm长度的边的正方形区域中的在25℃下进行显微光致发光(PL)成像(micro-PL成像)(micro-PLmapping)时的带边发射强度的不同平均值，所述第一区域的带边发射强度的平均值Ibe1a和所述第二区域的带边发射强度的平均值Ibe2a满足以下的关系表达式(I)和(II)：Ibe1a>Ibe2a...(I)以及2.1≤Ibe1a/Ibe2a≤9.4...(II)。根据本专利技术的一个实施例的接合衬底是其中GaN衬底被接合到支承衬底的接合衬底。本专利技术的有利效果根据以上描述，可抑制使用GaN衬底制作的半导体器件的特性变差。附图说明图1是第一实施例的GaN衬底的表面(C面)的示意性平面图。图2是第一实施例的GaN衬底的表面的一部分的示意性立体图。图3(a)至图3(d)的每一个是示出用于制造第一实施例的GaN衬底的示例性方法的示意性剖视图，图3(e)是第一实施例的示例性接合衬底的示意性剖视图。图4示出位于第一实施例的GaN衬底的C面内并且具有均为2mm长度的边的正方形区域的一个点处的25℃下得到的示例性PL发射谱。图5(a)是示出通过对样本2的GaN衬底进行micro-PL成像测量而得到的样本2的GaN衬底的C面中的带边发射强度的分布的micro-PL成像示图，图5(b)是通过图5(a)的micro-PL成像示图而得到的带边发射强度的柱状图。图6(a)是示出通过对样本2的GaN衬底进行micro-PL成像测量而得到的样本2的GaN衬底的C面中的深发射强度的分布的micro-PL成像示图，图6(b)是通过图6(a)的micro-PL成像示图而得到的深发射强度的柱状图。图7(a)是示出通过对样本2的GaN衬底进行micro-PL成像测量而得到的样本2的GaN衬底的C面中的深发射强度与带边发射强度的比率的分布的micro-PL成像示图，图7(b)是通过图7(a)的micro-PL成像示图而得到的深发射强度与带边发射强度的比率的柱状图。具体实施方式[对本专利技术的实施例的描述]首先，列出并且描述本专利技术的实施例。(1)根据本专利技术的一个实施例的GaN衬底是一种具有作为具有不小于100mm直径的表面的C面的GaN衬底，所述GaN衬底包括第一区域和第二区域，所述第一区域和所述第二区域具有位于所述C面中并且具有均具有2mm的长度的正方形区域中的在25℃下的micro-PL成像中的带边发射强度的不同平均值，所述第一区域的带边发射强度的平均值Ibe1a和所述第二区域的带边发射强度的平均值Ibe2a满足以下的关系表达式(I)和(II)：Ibe1a>Ibe2a...(I)以及2.1≤Ibe1a/Ibe2a≤9.4...(II)。用这种配置，可以抑制使用GaN衬底制作的半导体器件的特性。(2)优选地，在根据本专利技术的一个实施例的GaN衬底中，所述micro-PL成像中的所述第一区域的深发射强度的平均值和所述第一区域的带边发射强度的平均值的比率(Ideep/Ibe)1a满足(Ideep/Ibe)1a≤0.47...(III)的关系表达式(III)，以及所述micro-PL成像中的所述第二区域的深发射强度的平均值和所述第二区域的带边发射强度的平均值的比率(Ideep/Ibe)2a满足(Ideep/Ibe)2a≤3...(IV)的关系表达式(IV)。在这种情况下，可以提供抑制使用GaN衬底制作的半导体器件的特性劣化的更改进效果。(3)优选地，在根据本专利技术的一个实施例的GaN衬底中，所述micro-PL成像中的所述第一区域的深发射强度的平均值和所述第一区域的带边发射强度的平均值的比率(Ideep/Ibe)1a满足(Ideep/Ibe)1a≤0.11...(V)的关系表达式(V)，以及所述micro-PL成像中的所述第二区域的深发射强度的平均值和所述第二区域的带边发射强度的平均值的比率(Ideep/Ibe)2a满足(Ideep/Ibe)2a≤1...(VI)的关系表达式(VI)。在这种情况下，可以提供抑制使用GaN衬底制作的半导体器件的特性劣化的进一步改进效果。(4)优选地，在根据本专利技术的一个实施例的GaN衬底中，所述第一区域的每一个具有不小于5×1017cm-3的氧浓度，并且所述第二区域的每一个具有小于5×1017cm-3的氧浓度。在这种情况下，可以提供通过在GaN衬底的表面上进行另一种半导体层的外延生长等而形成的半导体器件的特性劣化的更改进效果。(5)优选地，在根据本专利技术的一个实施例的GaN衬底中，所述第一区域的每一个具有不小于1×106cm-2的穿透位错密度。在这种情况下，可以提供通过在GaN衬底的表面上进行另一种半导体层的外延生长等而形成的半导体器件的特性劣化的更改进效果。(6)根据本专利技术的一个实施例的一种接合衬底是一种其中将上述氮化镓衬底接合到支承衬底的接合衬底。用这种配置，可以抑制使用接合衬底制作的半导体器件的特性的劣化。[本专利技术的实施例的细节]以下描述实施例。应该注意，相同的参考符号指示用于描述实施例的附图中的相同或等同部分。[第一实施例]<GaN衬底>图1示出第一实施例的GaN衬底的表面(C面)的示意性平面图。如图1中所示，第一实施例的GaN衬底10具有大体圆形形状的表面，尽管它具有定向平面30。GaN衬底10具有不小于100mm的直径R。图2示出第一实施例的GaN衬底的表面的一部分的示意性立体图。第一实施例的GaN衬底10由GaN晶体11构成。穿透位错23密集位于其中的区域被形成为从GaN晶体11的表面向着GaN晶体11的内部延伸。<制造GaN衬底的方法>参照图3(a)至图3(d)的示意性剖视图，以下描述用本文档来自技高网...

【技术保护点】
1.一种氮化镓衬底，所述氮化镓衬底用C面来作为表面，所述氮化镓衬底包括第一区域和第二区域，在位于所述C面中的并且每个边均为2mm长度的正方形区域中的25℃时的显微光致发光扫描成像中，所述第一区域和所述第二区域具有不同的带端发射强度的平均值，所述第一区域的带端发射强度的平均值Ibe1a和所述第二区域的带端发射强度的平均值Ibe2a满足以下关系表达式(I)和(II)：Ibe1a>Ibe2a...(I)，以及2.1≤Ibe1a/Ibe2a≤9.4...(II)。

【技术特征摘要】
2014.07.24 JP 2014-1508461.一种氮化镓衬底，所述氮化镓衬底用C面来作为表面，所述氮化镓衬底包括第一区域和第二区域，在位于所述C面中的并且每个边均为2mm长度的正方形区域中的25℃时的显微光致发光扫描成像中，所述第一区域和所述第二区域具有不同的带端发射强度的平均值，所述第一区域的带端发射强度的平均值Ibe1a和所述第二区域的带端发射强度的平均值Ibe2a满足以下关系表达式(I)和(II)：Ibe1a>Ibe2a...(I)，以及2.1≤Ibe1a/Ibe2a≤9.4...(II)。2.根据权利要求1所述的氮化镓衬底，其中，在所述显微光致发光扫描成像中，所述第一区域的深发射强度的平均值和所述第一区域的所述带端发射强度的平均值的比率(Ideep/Ibe)1a满足以下关系表达式(III)：(Ideep/Ibe)1a≤0.47...(III)，以及在所述显微光致发光扫描成像中，所述第二区域的深发射强度的平均值和所述第二区域的所述带端发射强度的平均值...

【专利技术属性】
技术研发人员：木山诚，弘田龙，中畑成二，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本,JP