用于执行算术运算以累加浮点数的装置及方法制造方法及图纸

本发明专利技术提供用于执行算术运算以累加浮点数的装置及方法。装置包含用以执行算术运算的执行电路系统，及译码器电路系统，此译码器电路系统用以译码指令序列以产生控制信号来控制由执行电路系统执行的算术运算。提供转换及累加指令，且译码器电路系统响应于译码指令序列内的此种转换及累加指令，以产生一个或多个控制信号来控制执行电路系统。具体而言，执行电路系统响应于这种控制信号以将由转换及累加指令识别的至少一个浮点操作数转换成具有M分数位的对应N位定点操作数，其中M小于N且M取决于浮点操作数的格式。另外，执行电路系统累加每个对应N位定点操作数及由转换及累加指令识别的P位定点操作数，以产生P位定点结果值，其中P大于N且亦具有M分数位。此处以关联的方式提供了用于累加浮点数的快速且有效的机制，并由此使得产生可再生且正确的结果，而与累加浮点数的顺序无关。

A device and method for performing arithmetic operations to accumulate floating-point numbers

【技术实现步骤摘要】
【国外来华专利技术】用于执行算术运算以累加浮点数的装置及方法
本方法是关于用以执行浮点数的累加的装置及方法。
技术介绍
通常在数据处理系统中使用浮点(floating-point；FP)表示。浮点数包括有效数及指示有效数的位的有效位的指数。这允许使用有限数目的位表示大范围内的数值。然而，伴随浮点运算的问题为计算通常为非关联性的。例如，当累加若干浮点值时，每次另一值添加至先前加法/减法的结果(此结果经舍入且正规化)，或自先前加法/减法的结果减去，其意味总体结果根据累加值的顺序而不同。因此，和为非可再生的，除非以完全相同的顺序完成。为了产生可再生的结果，必须通常顺序地执行一系列加法或减法，其可能使浮点运算相对缓慢。提供用于有效处理浮点数的累加的改良方法是值得期待的。
技术实现思路
在一个示例性配置中，提供一种装置，此装置包含：执行电路系统，用以执行算术运算；及译码器电路系统，用以译码指令序列以产生控制信号来控制由执行电路系统执行的算术运算；译码器电路系统响应译码序列内的转换及累加指令以产生一个或多个控制信号来控制执行电路系统，以将由转换及累加指令识别的至少一个浮点操作数转换为具有M分数位的对应N位定点操作数，其本文档来自技高网...

【技术保护点】
1.一种装置，包含：执行电路系统，该执行电路系统用以执行算术运算；及译码器电路系统，该译码器电路系统用以译码指令序列以产生控制信号来控制由该执行电路系统执行的该算术运算；该译码器电路系统响应于译码该序列内的转换及累加指令以产生一个或多个控制信号来控制该执行电路系统，以将由该转换及累加指令识别的至少一个浮点操作数转换成具有M个分数位的对应N位定点操作数，并且累加每个对应N位定点操作数及由该转换及累加指令识别的P位定点操作数，以产生P位定点结果值，其中M小于N且M取决于该浮点操作数的格式，并且其中P大于N且具有个M分数位。

【技术特征摘要】
【国外来华专利技术】2016.12.06 US 15/370,6601.一种装置，包含：执行电路系统，该执行电路系统用以执行算术运算；及译码器电路系统，该译码器电路系统用以译码指令序列以产生控制信号来控制由该执行电路系统执行的该算术运算；该译码器电路系统响应于译码该序列内的转换及累加指令以产生一个或多个控制信号来控制该执行电路系统，以将由该转换及累加指令识别的至少一个浮点操作数转换成具有M个分数位的对应N位定点操作数，并且累加每个对应N位定点操作数及由该转换及累加指令识别的P位定点操作数，以产生P位定点结果值，其中M小于N且M取决于该浮点操作数的格式，并且其中P大于N且具有个M分数位。2.根据权利要求1所述的装置，其中通过该转换及累加指令识别的所述至少一个浮点操作数中的每一个为16位浮点操作数。3.根据权利要求2所述的装置，其中该执行电路系统被布置为将由该转换及累加指令识别的所述至少一个浮点操作数转换成具有24个分数位的对应41位定点操作数。4.根据前述权利要求中的任一项所述的装置，其中由该转换及累加指令识别的该P位定点操作数为64位定点操作数。5.根据前述权利要求中的任一项所述的装置，进一步包含：一组寄存器，当执行所述算术运算时该执行电路系统能够对该组寄存器进行存取；其中该转换及累加指令具有：识别该组寄存器内的至少一个第一源寄存器的第一寄存器识别符字段，所述至少一个第一源寄存器含有所述至少一个浮点操作数；及识别该组寄存器内的第二源寄存器的第二寄存器识别符字段，所述第二源寄存器含有所述P位定点操作数。6.根据权利要求5所述的装置，其中该执行电路系统被布置为针对该第二源寄存器中的储存器输出所述P位定点结果值。7.根据权利要求5或6所述的装置，其中该第一源寄存器和第二源寄存器为64位寄存器，并且该转换及累加指令识别含有高达四个16位浮点数的第一源寄存器，该执行电路系统响应于该一个或多个控制信号，以将该高达四个16位浮点数中的每一个转换成对应定点操作数，并且累加每个对应定点操作数及含在该第二源寄存器内的64位定点操作数，以产生64位结果值，其中该一个或多个控制信号由该译码器电路系统响应于译码该转换及累加指令而产生。8.根据前述权利要求中的任一项所述的装置，其中该执行电路系统为提供并行处理的多条路径的SIMD单指令多数据电路系统，每条路径具有P位的宽度，以及该转换及累加指令为SIMD指令，该SIMD指令对于所述多条路径中的多条路径中的每一条，识别待转换为对应N位定点操作数的至少一个浮点操作数，以及所述对应N位定点操作数中的每一个待累加至的P位定点操作数。9.根据权利要求5-7中的任一项所述的装置，其中：该执行电路系统为提供并行处理的L条路径的SIMD单指令多数据电路系统，每条路径具有P位的宽度，并且该转换及累加指令为SIMD指令，该SIMD指令对于所述L条路径的多条路径中的每一条，识别待转换为对应N位定点操作数的至少一个浮点操作数，以及所述对应N位定点操作数中的每一个待累加至的P位定点操作数；该第一源寄存器和第二源寄存器为Lx64位寄存器，以及该转换及累加指令对于该L条路径中的每条识别含有高达四个16位浮点数的第一源寄存器，该执行电路系统响应于该一个或多个控制信号，该一个或多个控制信号由该译码器电路系统响应于译码该转换及累加指令而产生，以在该多条路径中的每条内执行：将该高达四个16位浮点数中的每个转换成对应定点操作数，以及累加每个对应定点操作数及含在该第二源寄存器内的64位...

【专利技术属性】
技术研发人员：戴维·雷蒙德·卢茨，内尔·伯吉斯，克里斯托弗·尼尔·海因兹，安德烈亚斯·都·恩格哈尔斯特韦德特，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国,GB