一种HDMI高画质同步去隔行系统技术方案

本实用新型专利技术涉及一种HDMI高画质同步去隔行系统，将MCU控制模块通过同步时钟总线连接第一FPGA模块，从而为第一FPGA模块提供同步时钟，实现多路视频信号的同步；同时，第一FPGA模块开辟了隔行信号存储区和逐行信号存储区，以实现隔行信号到逐行信号的转换，完成去隔行操作。能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。

A High-quality HDMI Synchronized Deinterlacing System

【技术实现步骤摘要】
一种HDMI高画质同步去隔行系统
本技术涉及视频处理器
，具体涉及一种HDMI高画质同步去隔行系统。
技术介绍
视频处理器是一种具有支持VGA、复合视频、SDI信号以及数字HDMI等多种输入信号功能的视频数据处理设备。2002年日立、松下、飞利浦、SiliconImage、索尼、汤姆逊、东芝共七家公司成立了HDMI组织，颁布了高清晰数字多媒体接口HDMI标准。HDMI协议通过对视频信号、音频信号和控制信号的时分控制，实现了音视频的同时传输。HDMI的信号传输过程包括3个期间：视频数据传输期、岛屿数据传输期和控制数据传输期，在岛屿数据传输期，HDMI数据线上出现音频数据和辅助数据（信息帧和场行同步信号），同步信号可以很好实现单路HDMI音视频同步。但传统HDMI输入模块各个输入接口无统一的同步时序，这就导致多个HDMI信号相互间没有统一的同步信息，多个HDMI输入信号之间就无法同步，这就导致视频处理器拼接出的画面视频不同步，影响客户体验。另外，传统HDMI系统没有去交错Deinterlace算法功能，去交错是将交错式（interlace）视频信号转换为渐进式（progressive）逐行扫描视频信号的方法。而现在新型的显示设备都是使用逐行扫描，在逐行扫描设备上直接播放交错式影像会产生严重的闪烁现象，且因为交错式信号两行只有一行有影像，另一行则是全黑的，所以亮度相比逐行信号会减少一半。有鉴于此，本专利技术人针对上述HDMI系统存在的诸多问题进行深入构思，进而提出本技术。
技术实现思路
本技术的目的在于提供一种HDMI高画质同步去隔行系统，其能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。为实现上述目的，本技术采用的技术方案是：一种HDMI高画质同步去隔行系统，其包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块，所述均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，输出端则连接第一FPGA模块的信号输入端，所述第一FPGA模块的时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块的信号输入端；所述第二FPGA模块的时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块；所述TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块；所述第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，所述隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区；隔行Y信号存储区用于存储偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区；所述隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区；所述逐行Y信号存储区中存储了逐行排列的Y信号；所述逐行UV信号存储区中存储了逐行排列的UV信号。所述均衡及解串模块采用IT6604芯片实现。所述TMDS高速信号驱动模块采用SIL9134芯片实现。采用上述方案后，本技术将MCU控制模块通过同步时钟总线连接第一FPGA模块，从而为第一FPGA模块提供同步时钟，实现多路视频信号的同步；同时，第一FPGA模块开辟了隔行信号存储区和逐行信号存储区，以实现隔行信号到逐行信号的转换，完成去隔行操作。能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。附图说明图1为本技术的系统原理框图；图2为本技术的流程图；图3为本技术第一FPGA中的视频信息存储示意图。具体实施方式如图1所示，本技术揭示了一种HDMI高画质同步去隔行系统，其包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块。其中，均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，以便输入远距离传输后的高速HDMI信号，输出端则连接第一FPGA模块。该均衡及解串模块用于对高速HDMI模块进行均衡处理，并将均衡处理后的高速HDMI信号转换为低速的YUV格式TTL信号，并将该TTL信号传输至第一FPGA模块。第一FPGA模块的信号输入端连接均衡及解串模块的输出端，时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块。该第一FPGA模块根据MCU控制模块输出的同步时钟对输入的多路TTL信号进行同步处理，第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，用于存储YUV格式的TTL信号。其中，隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区。隔行Y信号存储区中存储了偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区。隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区。逐行Y信号存储区中存储了逐行排列的Y信号。逐行UV信号存储区中存储了逐行排列的UV信号。该第一FPGA模块将逐行Y信号存储区和逐行UV信号存储区的Y信号、UV信号按顺序读出后，转换为LVDS信号，并传输至第二FPGA模块中。第二FPGA模块的信号输入端连接第一FPGA模块的输出端，时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块。该第二FPGA模块根据MCU控制模块输出的同步时钟对其收到的多路LVDS信号进行同步处理及多画面处理，并将LVDS信号转换为TTL信号，然后传输至TMDS高速信号驱动模块。TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块。该TMDS高速信号驱动模块用于将其接收的TTL信号转换为TMDS信号，并传输至背板传输模块。如图2和图3所示，采用上述系统进行同步和去隔行的处理具体如下：步骤1、将至少两路经远距离传输后的高速HDMI信号送入均衡及解串模块中，进行均衡处理以及格式转换，获取低速信号的YUV格式的TTL信号。步骤2、将至少两路的YUV格式的TTL信号送入第一FPGA模块中，进行同步处理和去隔行处理，具体如下：第一FPGA模块接收到多路TTL信号时，判断是否接收到MCU控制模块输出的同步时钟，若没有接收到同步时钟，则继续等待同步时钟的输入。当接收到同步时钟时，第一FPGA模块根据同步时钟对多路TTL信号进行同步处理。同步处理完成后，对同步后的TTL信号进行去隔行处理：第一FPGA模块开辟出隔行信号存储区和逐行信号存储区，其中，隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区。将每一路同步后的TTL信号的Y信号的偶数行存入隔行Y信号存储区中，即将第0行的Y信号存入该隔行Y信号存储区的地址0中，第2行的Y信号存入该隔行本文档来自技高网...

【技术保护点】
1.一种HDMI高画质同步去隔行系统，其特征在于：包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块，所述均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，输出端则连接第一FPGA模块的信号输入端，所述第一FPGA模块的时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块的信号输入端；所述第二FPGA模块的时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块；所述TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块；所述第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，所述隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区；隔行Y信号存储区用于存储偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区；所述隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区；所述逐行Y信号存储区中存储了逐行排列的Y信号；所述逐行UV信号存储区中存储了逐行排列的UV信号。...

【技术特征摘要】
1.一种HDMI高画质同步去隔行系统，其特征在于：包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块，所述均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，输出端则连接第一FPGA模块的信号输入端，所述第一FPGA模块的时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块的信号输入端；所述第二FPGA模块的时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块；所述TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块；所述第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，所述隔行信号存储区包括...

【专利技术属性】
技术研发人员：胡宏清，
申请(专利权)人：厦门视诚科技有限公司，
类型：新型
国别省市：福建,35