一种AWGN信道下基于CUDA架构的LDPC码并行译码方法技术

本发明专利技术提供了一种AWGN信道下基于CUDA架构的LDPC码并行译码方法，充分利用图像处理器(GPU)并行度较高，运算处理器数目较多的优势，在LDPC码的迭代译码算法中，不同码字和校验方程对应的节点相互独立地处理信息，适合用全并行平台实现。本发明专利技术首先此译码算法是对原始CPU串行译码的直接转换，两者在算法原理上严格一致，不会造成误码性能的损失。其次，本发明专利技术利用GPU的常量存储器对校验矩阵H进行压缩存储，有效减少了数据访存时延。最后，设计的并行译码方案实现了对GPU上大量并行线程的同时调用，对译码中运算复杂度较高的CN、VN节点的更新步骤进行协同处理，有效降低了LDPC码的译码时延。

【技术实现步骤摘要】
一种AWGN信道下基于CUDA架构的LDPC码并行译码方法
本专利技术涉及信道编码领域，尤其涉及低密度奇偶校验码(LDPC码)的并行译码算法。
技术介绍
LDPC码是一类具有逼近香农限特性的线性分组码，它凭借自身卓越的纠错能力，硬件复杂度低的特性在众多通信系统里得到广泛应用。在低信噪比应用场景下，LDPC码可以实现较低的误比特率，高信噪比时无错误平层。目前，LDPC码的高效编译码器实现逐渐成为信道编码研究工作的热点，随着计算机运算处理能力的飞速发展，科研人员对编译码器的数据处理速度要求越来越高。常见的LDPC码的编码电路设计相对简单，因此该码的研究重心主要集中到了译码复杂度的优化和吞吐量的提升，而传统CPU平台在完成码长较大、迭代次数较多的LDPC码的译码时，往往存在着译码延迟偏大的问题。
技术实现思路
为了克服现有技术的不足，本专利技术提供一种LDPC码的并行译码方案，充分利用图像处理器(GPU)并行度较高，运算处理器数目较多的优势，在LDPC码的迭代译码算法中，不同码字和校验方程对应的节点相互独立地处理信息，适合用全并行平台实现。本专利技术解决其技术问题所采用的技术方案包括以下步骤：本文档来自技高网...

【技术保护点】
1.一种AWGN信道下基于CUDA架构的LDPC码并行译码方法，其特征在于包括下述步骤：步骤1，对于m×n大小的LDPC码校验矩阵H中各个非零元素，在CPU上完成信道的初始化，Lqnm＝LLRn＝L(xn|yn)＝log(P(xn＝0|yn)/P(xn＝1|yn))＝2yn/σ

【技术特征摘要】
1.一种AWGN信道下基于CUDA架构的LDPC码并行译码方法，其特征在于包括下述步骤：步骤1，对于m×n大小的LDPC码校验矩阵H中各个非零元素，在CPU上完成信道的初始化，Lqnm＝LLRn＝L(xn|yn)＝log(P(xn＝0|yn)/P(xn＝1|yn))＝2yn/σ2，其中，Lqnm表示变量节点外信息，LLRn表示比特n的信道初始值；步骤2，在GPU上分配内存，把校验矩阵H以紧凑形式存储到GPU的常量存储器中，仅用4个字节实现对矩阵元素的存储，前两个字节分别表示元素的行标和列标，第三个字节表示矩阵相对单位阵的移位值，最后一个字节表示当前元素是否为0；把信道初始化的LLR值传到GPU中；步骤3，在GPU上对各个CN节点及VN节点v∈V(m)，计算校验节点外信息其中V(m)表示参与第m个校验方程的VN节点集合，V(m)\v表示从集合中去掉元素v之后的子集；在GPU上定义CNP核的功能细节后，即把上述对CN节点的处理映射为一个CNP核，并为其分配一...

【专利技术属性】
技术研发人员：鲁邹晨，程诚，王涛，刘进，郭鲁皓，
申请(专利权)人：中国电子科技集团公司第二十研究所，
类型：发明
国别省市：陕西,61