奇偶校验码的译码方法和译码系统技术方案

一种用于奇偶校验码的迭代译码的译码系统包括：第一环路，适于将与多个接收的数据符号对应的对数似然比值存储在存储器单元中；第二环路，适于当所述第一迭代步骤在所述第二迭代步骤之前时计算第二迭代步骤的校验至变量对数似然消息与第一迭代步骤的校验至变量对数似然消息之间的差；以及加法器单元，适于通过加上所述第二环路中计算的所述差更新存储在所述第一环路中的对数似然比值，其中所述第一环路和所述第二环路被同步使得所述加法器电路将更新的对数似然比值同步送到所述第一环路和所述第二环路。

Decoding Method and Decoding System of Parity Check Codes

An iterative decoding system for parity-check codes includes a first loop adapted to store logarithmic likelihood ratios corresponding to multiple received data symbols in a memory unit, and a second loop adapted to calculate the check from the second iteration step to the check from the variable logarithmic likelihood message and the check from the first iteration step when the first iteration step precedes the second iteration step. Check the difference between variable logarithmic likelihood messages; and the adder unit adapted to update the logarithmic likelihood ratio stored in the first loop by adding the difference calculated in the second loop, where the first loop and the second loop are synchronized so that the adder circuit synchronizes the updated logarithmic likelihood ratio to the first loop and the second loop. \u3002

【技术实现步骤摘要】
奇偶校验码的译码方法和译码系统
本专利技术涉及奇偶校验码的译码领域，具体地，涉及低密度奇偶校验(LDPC)码的高速译码。
技术介绍
低密度奇偶校验(LDPC)码是一族由稀疏奇偶校验矩阵(PCM)表征的线性码。它们通常通过和积算法进行译码。现今，LDPC码属于已知最有效的纠错码类别并获得越来越多的应用。F.R.Kschischang等人于2001年发表在IEEETransactiononInformationTheory第47卷第2期第498-519页的论文“Factorgraphsandthesum-productalgorithm(因子图与和积算法)”提供了和积算法的统一表示。LDPC码可以由因子图表示，所述因子图的因子节点和变量节点分别对应于校验方程和码变量。译码可通过使和积消息沿因子图的边缘迭代地传递来实现。和积算法通常遵循两阶段调度。在每次迭代中，首先从变量节点到校验(即，因子)节点的第一所有消息(“变量至校验”消息)、然后从校验节点到变量节点的所有消息(“校验至变量”消息)被计算和传播。EnglingYeo等人于2001年发表在GlobalTelecommunicationsConference,2001(GLOBECOM'01)汇刊第5卷第3019-3024页中的论文“Highthroughputlow-densityparity-checkdecoderarchitecture(高吞吐量低密度奇偶校验译码器架构)”介绍了称为“交错调度”的替代调度。根据此方法，校验节点聚集在若干组中。属于相同组的节点同时被处理，而不同节点组顺序地被处理。由此，从每个组获得的中间更新可为已经位于相同迭代内的后续组所用。不仅使此调度提高了性能，而且需要较少的存储空间。M.Mansour和N.R.Shanbhag于2003年发表在IEEETransactionsonVeryLargeScaleIntegration(VLSI)systems第11卷第16期第976-996页中的论文“High-throughputLDPCdecoders(高吞吐量LDPC译码器)”给出了turbo译码消息传递(TDMP)算法，该算法依赖于相同的调度。D.E.Hocevar发表在IEEEWorkshoponSignalProcessingSystems,2004(SIPS2004)汇刊第107-112页中的论文“AreducedcomplexitydecoderarchitecturevialayereddecodingofLDPCcodes(经由LDPC码的分层译码降低复杂度的译码器架构)”介绍了“分层译码”，该译码采用了相似的理念。当并行处理的校验方程相互独立时，分层译码或TDMP或交错调度最佳地执行。从本公开的意义而言，“分层LDPC码”可以由具有块结构的PCM定义，其中所述块结构的子矩阵是一致大小p×p的置换矩阵。下面，我们将每组p个连续行称为“块行”，并将每组p个连续列称为“块列”。为了说明，图1示出了示例性分层LDPC码的PCM，其中∏i，j表示第i块行与第j块列的交叉处的置换子矩阵，空实体对应于大小为p×p的零子矩阵。由于置换矩阵具有常量行权重1和常量列权重1，因此每个“块行”对应于相互独立的方程，即，涉及不相交的变量集的方程。由此，分层LDPC码非常适合最大并行度为p个校验节点的分层译码。二进制LDPC码的译码通常在对数似然比(LLR)算法中实现。译码器设置有信道LLR，它表示每个比特为0或1的概率。对于无记忆信道和同分布的比特，LLR可以被定义为其中log表示自然对数，y是接收的信号，bi是第i个比特。提取LLR的符号等同于做出硬判决，由此正值和负值分别对应于0和1。对于LLR架构的更多细节，我们参考J.Hagenauer等人于1996年发表在IEEETransactionsonInformationTheory第42卷第2期第429-445页的论文“Iterativedecodingofbinaryblockandconvolutionalcodes(二进制块和卷积码的迭代译码)”。图2示意性地示出了分层和积译码算法的伪代码，其中·I是译码迭代的最大次数，·v是所有变量的“后验”LLR的向量，·c2vi是第i次迭代结束时所有校验至变量LLR消息的向量，以及·v2ci是第i次迭代的所有变量至校验LLR消息的向量。此外，我们用v[r]、c2vi[r]和c2vi[r]表示处理第r个块行时涉及的各和积消息向量的片段。关于图1，v[0]指在处理第一个块行时涉及的变量LLR，即块列0、1、2和4的LLR。以相同的方式，c2vi[0]和v2ci[0]表示在块行0与块列0、1、2和4交叉处传递的消息。提取这些片段一般涉及对消息的一些置乱操作。因此，置乱是隐含在所采用的索引规约中的。PCM的每个行表示单奇偶校验(SPC)码。图2的第6行中所使用的SPCdec函数并行处理与第r个块行对应的p个SPC码。对于每个SPC码，此函数计算将从校验节点发送至所涉及的变量集合V中的每个第k个变量节点的消息：这里，v2ci(l)是源自SPC码的第l个变量节点的当前消息，表示由定义的结合交换LLR异或(XOR)运算符，其中它在线性函数方面可进行良好的近似。图2的算法包含码变量的后验LLR上的处理循环。第(r+1)个块行，需要在处理第r个块行时在第7行计算的值来执行第5行。明显地，译码过程直到前一个块行的结果可用才能继续。在任意实际的VLSI实现中，第4行至第8行的循环具有由技术约束制定的不可避免的时延。调度中等待周期的存在等同于系统时钟频率的减少，因此导致吞吐量的降低和/或译码迭代次数的减少，这些都是不期望的效果。在题为“LDPCdecoder,correspondingmethod,systemandcomputerprogram(LDPC译码器，相应的方法、系统和计算机程序)”的US7,174,495B2中，E.Boutillon等人介绍了用于实现LDPC译码器的总体架构。他们解释了如果译码器不尊敬等待周期，则后验变量LLR的更新会不一致，他们称其为“割边冲突”。在我们的记号中，US'495考虑了差或“delta：在适当地置乱之后，此delta被加到后验变量LLR。然而，US'495需要从后验变量LLR的存储空间到加法器电路的附加连接，因此需要第二读端口。在LDPC译码器中，RAM端口的宽度随着数据吞吐量和所支持的迭代的最大次数线性地增长。对于高速高性能译码器，RAM的面积和功耗由端口主导而非由存储空间主导。具有一个写端口和两个读端口的双端口RAM几乎是具有一个写端口和一个读端口的两端口RAM的2倍大。因此，面积和功耗的增大使得US'495的技术实际上对所考虑类别的应用而言没有吸引力。M.Rovini等人于2006年发表在第9次EUROMICROConferenceonDigitalSystemDesign(DSD'06)汇刊第537-544页的论文“LayeredDecodingofNon-LayeredLDPCCodes(未分层LDPC码的分层译码)”提出了类似的架构。在此情况中，没有因为必要的等待周期被忽视而出现冲突，但这本文档来自技高网...

【技术保护点】
1.一种用于奇偶校验码的迭代译码的译码系统(16)，包括：第一环路(26)，适于将与多个接收的数据符号(22)对应的对数似然比值存储在存储器单元(38)中；第二环路(28)，适于计算第二迭代步骤的校验至变量对数似然消息与第一迭代步骤的校验至变量对数似然消息之间的差，其中所述第一迭代步骤在所述第二迭代步骤之前；以及加法器单元(30)，适于通过加上所述第二环路(28)中计算出的所述差来更新存储在所述第一环路(26)中的对数似然比值，其中所述第一环路(26)和所述第二环路(28)被同步，以使得所述加法器电路(30)将更新的对数似然比值同步送到所述第一环路(26)和所述第二环路(28)。

【技术特征摘要】
2017.12.06 EP 17205718.41.一种用于奇偶校验码的迭代译码的译码系统(16)，包括：第一环路(26)，适于将与多个接收的数据符号(22)对应的对数似然比值存储在存储器单元(38)中；第二环路(28)，适于计算第二迭代步骤的校验至变量对数似然消息与第一迭代步骤的校验至变量对数似然消息之间的差，其中所述第一迭代步骤在所述第二迭代步骤之前；以及加法器单元(30)，适于通过加上所述第二环路(28)中计算出的所述差来更新存储在所述第一环路(26)中的对数似然比值，其中所述第一环路(26)和所述第二环路(28)被同步，以使得所述加法器电路(30)将更新的对数似然比值同步送到所述第一环路(26)和所述第二环路(28)。2.根据权利要求1所述的译码系统(16)，其中所述第一环路(26)适于将所述更新的对数似然比值存储在所述存储器单元(38)中。3.根据权利要求1或2所述的译码系统(16)，其中所述译码系统(16)适于在每次迭代仅用单个读操作来访问所述存储器单元(38)，和/或在每次迭代仅用单个写操作来访问所述存储器单元(38)。4.根据前述任一项权利要求所述的译码系统(16)，其中所述第二环路(28)包括置换器元件(46)，所述置换器元件(46)适于将所述更新的对数似然比值输送至相应的校验节点。5.根据权利要求4所述的译码系统(16)，其中所述第二环路(28)包括逆置换器元件(62)，所述逆置换器元件(62)适于具体地在将计算出的所述差提供给所述加法器单元(30)之前，对所述计算的差执行所述置换器元件(46)引入的置换的逆转。6.根据前述任一权利要求所述的译码系统(16)，其中所述第二环路(28)适于从至少一个变量至校验对数似然消息计算校验至变量对数似然消息。7.根据前述任一权利要求所述的译码系统(16)，其中所述第二环路(28)适于仅基于变...

【专利技术属性】
技术研发人员：斯特凡诺·卡拉布罗，彼得·凯恩迈尔，海因里奇·万科瑞奇鲍尔，
申请(专利权)人：骁阳网络有限公司，
类型：发明
国别省市：卢森堡,LU