多通道模式下逻辑通道对齐方法及系统技术方案

本发明专利技术公开了一种多通道模式下逻辑通道对齐方法及系统，涉及通信技术领域，多通道模式下逻辑通道对齐方法包括以下步骤：计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；将目标逻辑通道和参考逻辑通道同一时刻的数据分别写入不同RAM的同一地址；当参考逻辑通道的写入地址在最大延时偏差值时，参考逻辑通道从对应RAM的/0地址开始读取数据，目标逻辑通道根据P从对应RAM的相应地址开始读取数据。本发明专利技术中的多通道模式下逻辑通道对齐方法，其能消除多通道数据在线路上传输延时不一致而产生的偏移。

Logic Channel Alignment Method and System in Multi-Channel Mode

The invention discloses a method and system of logical channel alignment in multi-channel mode, which relates to the field of communication technology. The method of logical channel alignment in multi-channel mode includes the following steps: calculating the delay deviation value P of the target logical channel relative to the reference logical channel; writing the data of the target logical channel and the reference logical channel at the same time to the same address of different RAMs, respectively; When the write address of the reference logic channel is at the maximum delay deviation value, the reference logic channel reads data from the / 0 address of the corresponding RAM, and the target logic channel reads data from the corresponding address of the corresponding RAM according to P. The logical channel alignment method in the multi-channel mode of the invention can eliminate the offset caused by inconsistent transmission delay of multi-channel data on the line.

【技术实现步骤摘要】
多通道模式下逻辑通道对齐方法及系统
本专利技术涉及通信
，具体涉及一种多通道模式下逻辑通道对齐方法及系统。
技术介绍
随着固定宽带的升级、移动宽带的部署、云计算和视频等数据业务的发展，推动了传输网络向100G速率发展。多通道技术是100G技术实现的核心机制，它将高速信号分装成若干个低速信号进行多通道并行传输，降低了每个通道的速率及实现复杂度。但是，多通道技术降低了每个通道的速率及实现复杂度的同时，也带来了由于多个通道在链路传输过程中延时不一致而导致的数据延时偏差问题，导致数据无法正常恢复。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供一种多通道模式下逻辑通道对齐方法，其能消除多通道数据在线路上传输延时不一致而产生的偏移。为达到以上目的，本专利技术采取的技术方案是：一种多通道模式下逻辑通道对齐方法，该方法包括以下步骤：计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；将目标逻辑通道和参考逻辑通道同一时刻的数据分别写入不同RAM的同一地址；当参考逻辑通道的写入地址在最大延时偏差值时，参考逻辑通道从对应RAM的/0地址开始读取数据，目标逻辑通道根据P从对应RAM的相应地址开始读取数据。在上述技术方案的基础上，计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P，具体包括：根据参考逻辑通道确定目标逻辑通道的定帧信号的预期位置；获取目标逻辑通道的定帧信号的实际位置；以目标逻辑通道的定帧信号的实际位置与预期位置的差值Q的绝对值作为该目标逻辑通道相对于参考逻辑通道的延时偏差数值P。在上述技术方案的基础上，目标逻辑通道根据P从对应RAM的相应地址开始读取数据，具体包括：若Q为0，则该目标逻辑通道的读地址为/0地址；若Q为正，则该目标逻辑通道的读地址为Q；若Q为负，则该目标逻辑通道的读地址为N-Q，其中N为数据传输帧占用的时钟周期的个数。在上述技术方案的基础上，所述RAM的深度为N，且所述最大延时偏差为N/2。在上述技术方案的基础上，计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P时，以任意一个逻辑通道为参考逻辑通道，剩余的逻辑通道为目标逻辑通道。与此同时，本专利技术的另一个目的在于提供一种多通道模式下逻辑通道对齐系统，其能消除多通道数据在线路上传输延时不一致而产生的偏移。为达到以上目的，本专利技术采取的技术方案是：一种多通道模式下逻辑通道对齐系统，包括：延时偏差计算模块，其用于计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；数据写入模块，其用于将目标逻辑通道和参考逻辑通道同一时刻的数据分别写入不同RAM的同一地址；以及数据读取模块，其用于当参考逻辑通道的写入地址在最大延时偏差值时，驱使参考逻辑通道从对应RAM的/0地址开始读取数据，以及驱使目标逻辑通道根据P从对应RAM的相应地址开始读取数据。在上述技术方案的基础上，所述延时偏差计算模块计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P，具体过程包括：根据参考逻辑通道确定目标逻辑通道的定帧信号的预期位置；获取目标逻辑通道的定帧信号的实际位置；以目标逻辑通道的定帧信号的实际位置与预期位置的差值Q的绝对值作为该目标逻辑通道相对于参考逻辑通道的延时偏差数值P。在上述技术方案的基础上，所述数据读取模块驱使目标逻辑通道根据P从对应RAM的相应地址开始读取数据，具体过程包括：若Q为0，则驱使该目标逻辑通道从/0地址开始读取数据；若Q为正，则驱使该目标逻辑通道从Q地址开始读取数据；若Q为负，则驱使该目标逻辑通道从N-Q地址开始读取数据，其中N为数据传输帧占用的时钟周期的个数。在上述技术方案的基础上，所述RAM的深度为N，且所述最大延时偏差为N/2。在上述技术方案的基础上，所述延时偏差计算模块计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P时，以任意一个逻辑通道为参考逻辑通道，剩余的逻辑通道为目标逻辑通道。与现有技术相比，本专利技术的优点在于：本专利技术的多通道模式下逻辑通道对齐方法，其将20个逻辑通道同一时刻的数据存储到20个RAM的相同地址，通过控制RAM的读地址来消除偏移。当20个逻辑通道间没有偏移时，20个RAM的读地址一致；当某个逻辑通道相对于逻辑通道0传输延时小，数据到达时间早时，该逻辑通道对应RAM的读地址早于逻辑通道0的读地址。当某个逻辑通道相对于逻辑通道0传输延时大，数据到达时间晚时，该逻辑通道对应RAM的读地址晚于逻辑通道0的读地址。采用这种方式后，能消除多通道数据在线路上传输延时不一致而产生的偏移。附图说明图1为本专利技术实施例中多通道模式下逻辑通道对齐方法的流程图；图2为本专利技术实施例中延时偏差计算方法示意图；图3为本专利技术实施例中RAM存放规则及读控制示意图。具体实施方式以下结合附图及实施例对本专利技术作进一步详细说明。实施例1：参见图1所示，本实施例提供一种多通道模式下逻辑通道对齐方法，该方法包括以下步骤：S1.计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；在本实施例中，计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P之前，还包括以下步骤：根据逻辑通道标记LLM得到A个逻辑通道的逻辑通道号，并将A个逻辑通道按照逻辑通道号0～A-1排序，以A个逻辑通道中任意一个逻辑通道Mref为参考逻辑通道，其余逻辑通道为目标逻辑通道；优选的，为了计算方便，可以以逻辑通道0为参考逻辑通道，其余逻辑通道为目标逻辑通道。设置计数器，所述计数器被设置成：遇到参考逻辑通道的定帧信号时，将计数器清零；遇到参考逻辑通道的非定帧信号时，计数器加1。根据所设置的计数器获取其余逻辑通道的定帧信号所处时间周期对应的计数器值；然后判断是否同时满足：(1)其余逻辑通道中，任意一个逻辑通道M的LLM值为参考逻辑通道的LLM值加M，其中M＝1，2……，A-1；(2)其余逻辑通道中，实际获取的逻辑通道M的定帧信号所处时间周期对应的计数器值CM，与逻辑通道M和参考逻辑通道无延时偏差时，逻辑通道M的定帧信号所处时间周期对应的计数器值M*N的差值在预设的最大延时偏差值范围内，其中N为数据传输帧占用的时钟周期的个数。本实施例中的数据传输帧为OTU4帧，作为优选的方式，本实施例中的N为408个时钟周期。上述两个需要同时满足的条件是计算其余逻辑通道相对于逻辑通道0的延时偏差数值的前提，当这两个条件都满足后，便可以进行计算。此外，最大延时偏差值可通过参数灵活控制，本实施例中的最大延时偏差值为N/2，即204个时钟周期。具体的，本实施例以OTN(OpticalTransportNetwork，光传送网)的OTL4.4为例，对于OTL4.4接口，它将OTU4帧按照16字节为最小单元进行分配，循环分布到20个逻辑通道上，即A为20。每到OTU4的帧边界，通道分配进行旋转。OTU4帧上的第3个OA2字节定义为LLM(LogicalLaneMarker，逻辑通道标记)，LLM值随着每个OTU4帧依次从0到239递增加1。20个逻辑通道的逻辑通道号依次为0～19，它是通过LLM的值求模20运算得到的：即当LLM的取值大于等于0且小于等于19时，逻辑通道号即为LLM值；当LLM的取值大于等于20且小于等于39时，逻辑通道号即为LLM值减20；当LLM的取值大于等于40且小于等于59时，逻辑通道号即为LLM值减40；依次本文档来自技高网...

【技术保护点】
1.一种多通道模式下逻辑通道对齐方法，其特征在于，该方法包括以下步骤：计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；将目标逻辑通道和参考逻辑通道同一时刻的数据分别写入不同RAM的同一地址；当参考逻辑通道的写入地址在最大延时偏差值时，参考逻辑通道从对应RAM的/0地址开始读取数据，目标逻辑通道根据P从对应RAM的相应地址开始读取数据。

【技术特征摘要】
1.一种多通道模式下逻辑通道对齐方法，其特征在于，该方法包括以下步骤：计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P；将目标逻辑通道和参考逻辑通道同一时刻的数据分别写入不同RAM的同一地址；当参考逻辑通道的写入地址在最大延时偏差值时，参考逻辑通道从对应RAM的/0地址开始读取数据，目标逻辑通道根据P从对应RAM的相应地址开始读取数据。2.如权利要求1所述的多通道模式下逻辑通道对齐方法，其特征在于，计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P，具体包括：根据参考逻辑通道确定目标逻辑通道的定帧信号的预期位置；获取目标逻辑通道的定帧信号的实际位置；以目标逻辑通道的定帧信号的实际位置与预期位置的差值Q的绝对值作为该目标逻辑通道相对于参考逻辑通道的延时偏差数值P。3.如权利要求2所述的多通道模式下逻辑通道对齐方法，其特征在于，目标逻辑通道根据P从对应RAM的相应地址开始读取数据，具体包括：若Q为0，则该目标逻辑通道的读地址为/0地址；若Q为正，则该目标逻辑通道的读地址为Q；若Q为负，则该目标逻辑通道的读地址为N-Q，其中N为数据传输帧占用的时钟周期的个数。4.如权利要求3所述的多通道模式下逻辑通道对齐方法，其特征在于，所述RAM的深度为N，且所述最大延时偏差为N/2。5.如权利要求1所述的多通道模式下逻辑通道对齐方法，其特征在于，计算目标逻辑通道相对于参考逻辑通道的延时偏差数值P时，以任意一个逻辑通道为参考逻辑通道，剩余的逻辑通道为目标逻辑通道。6.一种多通道模式下逻辑通道对齐系统，其特征在于，包括：延时偏差计算模块，其用于计算...

【专利技术属性】
技术研发人员：李娜，刘福，谢秋红，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：湖北,42