检测电路、时钟数据恢复电路和信号检测方法技术

公开了一种检测电路、时钟数据恢复电路和信号检测方法。该鉴相器包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据数据输入信号、参考时钟信号、相应的中间信号以及超前于参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据数据输入信号、参考时钟信号、相应的中间信号以及滞后于参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据第一逻辑信号、第二逻辑信号和数据输入信号之间的逻辑关系生成指示信号，指示信号表征数据输入信号所需的抖动补偿类型。该检测电路的指示信号表征数据输入信号所需的抖动补偿类型，从而采取相应措施来降低误码率。

Detection Circuit, Clock Data Recovery Circuit and Signal Detection Method

A detection circuit, a clock data recovery circuit and a signal detection method are disclosed. The phase discriminator includes a main circuit for providing multiple intermediate signals and adjusting indication signals according to data input signals and reference clock signals, a first detection unit for generating a first logical signal based on data input signals, reference clock signals, corresponding intermediate signals and a first clock signal ahead of the reference clock signals, and a second detection unit for generating a first logical signal based on data. The input signal, the reference clock signal, the corresponding intermediate signal and the second clock signal lagging behind the reference clock signal are used to generate the second logic signal, and the judgment unit is used to generate the indication signal according to the logical relationship between the first logic signal, the second logic signal and the data input signal, indicating the type of jitter compensation required by the data input signal. The indication signal of the detection circuit characterizes the type of jitter compensation needed for the data input signal, thus taking corresponding measures to reduce the bit error rate.

【技术实现步骤摘要】
检测电路、时钟数据恢复电路和信号检测方法
本专利技术涉及数字通信
，更具体地，涉及一种检测电路、时钟数据恢复电路和信号检测方法。
技术介绍
时钟数据恢复电路(ClockandDataRecovery,CDR)是高速收发器的核心模块，而高速收发器是通信系统中的重要组成部分。当数据流在串行数据线路中传输时，并没有附带时钟信号，串行数据接收端需通过时钟数据恢复电路从接收到的数据输入信号中提取同步时钟，并利用该同步时钟对数据输入信号重新采样，得到稳定可靠的数据。然而，高速互连电路的数据输入信号经过长距离传输以后信号质量往往会有严重的损失，此外环境噪声会进一步恶化信号质量，从而造成数据输入信号的误码率(symbolerrorrate,SER)不满足需求，接收端恢复数据难度加大。长距离传输信号损失一般表现为码间干扰(InterSymbolInterference,ISI)。图1示出了现有技术的时钟数据恢复电路的波形图。如图1所示，当传输信道带宽不足以传输数据输入信号时，即意味着单个信号周期的时间长度无法使数据输入信号能够完好的建立。如t1和t2处所示，输出信号无法在一个周期内建立到最高电压以及无法在一个周期内恢复至最低电压，因此该信号在恢复之后其上升沿和下降沿就会相对理想信号有所偏差。当传输信道带宽进一步变小，信号有可能会在两个周期的时间内也无法建立，将会产生更复杂的码间干扰现象并带来更大的时间偏差，从而导致信号的质量进一步的恶化，甚至信号无法在一个周期内超过V0/2，使得信号无法正常恢复。为了解决码间干扰的问题，现有技术在输出端进行预加重以及在输入接收端加均衡器(Equalizer,EQ)，其原理均为增加高频增益，以补偿信道的高频损失。但是过度的增加高频增益，使得信号高频部分过补偿也会导致信号抖动变差，并且也会造成功耗的浪费。另一个影响数据输入信号性能的因素就是噪声，在数据输入信号产生、传输以及接收的过程中，都会有噪声引入从而导致数据输入信号质量变差。当输入信号噪声较大的时候，需要时钟数据恢复电路带宽增加以跟踪输入信号的抖动，从而正确的恢复信号。但时钟数据恢复电路的带宽增加也会导致时钟数据恢复电路本身的抖动变大，从而影响误码率。码间干扰和噪声都影响信号质量，造成高误码率，但是两者的解决方法并不一样。并且高速互连设备的信道环境并不是一成不变的，如网络接口、视频接口等，不同的用户所用的连线材质以及连线长度都很不一样，工作的环境也不相同，无法使用完全相同的配置解决所有的用户需求。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种检测电路、时钟数据恢复电路和信号检测方法，其中，根据数据输入信号、第二逻辑信号和第一逻辑信号判断数据输入信号抖动的原因，从而根据判断的结果分别调整均衡器和带宽来降低误码率。根据本专利技术的第一方面，提供一种检测电路，包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。优选地，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，如果所述第一逻辑信号和/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效。优选地，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T/4。优选地，所述主电路包括第一触发器、第二触发器、第三触发器、第四触发器、第一异或门和第二异或门，所述中间信号包括第一中间信号、第二中间信号、第三中间信号和第四中间信号，所述调节指示信号包括第一调节指示信号和第二调节指示信号，所述第一触发器根据所述数据输入信号和所述参考时钟信号生成所述第一中间信号，所述第二触发器根据所述第一中间信号和所述参考时钟信号生成所述第二中间信号，所述第三触发器根据所述数据输入信号和所述参考时钟信号的互补信号生成所述第三中间信号，所述第四触发器根据所述第三中间信号和所述参考时钟信号生成所述第四中间信号，所述第一异或门根据所述第二中间信号和所述第四中间信号生成所述第一调节指示信号，所述第二异或门根据所述第一中间信号和所述第四中间信号生成所述第二调节指示信号。优选地，所述第一检测单元包括第五触发器、第六触发器和第三异或门，所述第二检测单元包括第七触发器、第八触发器和第四异或门，所述第五触发器根据所述数据输入信号和所述第一时钟信号的互补信号生成第一采样信号，所述第六触发器根据所述第一采样信号和所述参考时钟信号生成所述第一逻辑信号，所述第七触发器根据所述数据输入信号和所述第二时钟信号的互补信号生成第二采样信号，所述第八触发器根据所述第二采样信号和所述参考时钟信号生成所述第二逻辑信号。优选地，进行检测时，开启所述第一检测单元、所述第二检测单元和所述判断单元，停止检测时，关断所述第一检测单元、所述第二检测单元和所述判断单元。根据本专利技术的第二方面，提供一种时钟数据恢复电路，包括：如上所述的检测电路，所述检测电路的所述主电路生成恢复出的数据信号；以及时钟生成单元，用于提供时钟信号，所述时钟信号包括所述参考时钟信号、所述第一时钟信号和所述第二时钟信号，所述时钟信号的带宽受控于所述指示信号。优选地，还包括：均衡器，用于接收原始信号并向所述原始信号提供补偿信号，以生成所述数据输入信号，所述补偿信号的增益受控于所述指示信号。优选地，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，如果所述第一逻辑信号和/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效，其中，当所述第一指示信号有效时，所述补偿信号的增益减小，当所述第二指示信号有效时，所述补偿信号的增益增加，当所述第三指示信号有效时，所述时钟信号的带宽增加。优选地，在开始接收所述原始信号前，所述时钟生成单元提供所述第一时钟信号和所述第二时钟信号以进行信号检测，在接收所述原始信号之后，所述时钟生成单元停止提供所述第一时钟信号和所述第二时钟信号以停止信号检测。优选地，所述时钟生成单元包括本文档来自技高网...

【技术保护点】
1.一种检测电路，其特征在于，包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。

【技术特征摘要】
1.一种检测电路，其特征在于，包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。2.根据权利要求1所述的检测电路，其特征在于，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，如果所述第一逻辑信号和/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效。3.根据权利要求1所述的检测电路，其特征在于，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T/4。4.根据权利要求1所述的检测电路，其特征在于，所述主电路包括第一触发器、第二触发器、第三触发器、第四触发器、第一异或门和第二异或门，所述中间信号包括第一中间信号、第二中间信号、第三中间信号和第四中间信号，所述调节指示信号包括第一调节指示信号和第二调节指示信号，所述第一触发器根据所述数据输入信号和所述参考时钟信号生成所述第一中间信号，所述第二触发器根据所述第一中间信号和所述参考时钟信号生成所述第二中间信号，所述第三触发器根据所述数据输入信号和所述参考时钟信号的互补信号生成所述第三中间信号，所述第四触发器根据所述第三中间信号和所述参考时钟信号生成所述第四中间信号，所述第一异或门根据所述第二中间信号和所述第四中间信号生成所述第一调节指示信号，所述第二异或门根据所述第一中间信号和所述第四中间信号生成所述第二调节指示信号。5.根据权利要求4所述的检测电路，其特征在于，所述第一检测单元包括第五触发器、第六触发器和第三异或门，所述第二检测单元包括第七触发器、第八触发器和第四异或门，所述第五触发器根据所述数据输入信号和所述第一时钟信号的互补信号生成第一采样信号，所述第六触发器根据所述第一采样信号和所述参考时钟信号生成所述第一逻辑信号，所述第七触发器根据所述数据输入信号和所述第二时钟信号的互补信号生成第二采样信号，所述第八触发器根据所述第二采样信号和所述参考时钟信号生成所述第二逻辑信号。6.根据权利要求1所述的检测电路，其特征在于，进行检测时，开启所述第一检测单元、所述第二检测单元和所述判断单元，停止检测时，关断所述第一检测单元、所述第二检测单元和所述判断单元。7.一种时钟数据恢复电路，其特征在于，包括：如权利要求1至6任一项所述的检测电路，所述检测电路的所述主电路生成恢复出的数据信号；以及时钟生成单元，用于提供时钟信号，所述时钟信号包括所述参考时钟信号、所述第一时钟信号和所述第二时钟信号，所述时钟信号的带宽受控于所述指示信号。8.根据权利要求7所述的时钟数据恢复电路，其特征在于，还包括：均衡器，用于接收原始信号并向所述原始信号提供补偿信号，以生成所述数据输入信号，所述补偿信号的增益受控于所述指示信号。9.根据权利要求8所述的时钟数据恢复电路，其特征在于，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，如果所述第一逻辑信号和/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效，其中，当所述第一指示信号有效时，所述补偿信号的增益减小，当所述第二指示信号有效时，所述补偿信号的增益增加，当所述第三指示信号有效时，所述时钟信号的带宽增加。10.根据权利要求8所述的时钟数据恢复电路，其特征在于，在开始接收所述原始信号前，所述时钟生成单元提供所述第一时...

【专利技术属性】
技术研发人员：黄志正，
申请(专利权)人：北京集创北方科技股份有限公司，
类型：发明
国别省市：北京,11