SAR ADC的位元错误率预测电路制造技术

本发明专利技术公开了一种SAR ADC的位元错误率预测电路，包含：一N位元连续渐近暂存器式模拟至数字转换器，用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数；以及一估测电路，用来依据该N位元连续渐近暂存器式模拟至数字转换器于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元连续渐近暂存器式模拟至数字转换器的位元错误率。本发明专利技术可以节省大量测试时间。

Bit Error Rate Prediction Circuit for SAR ADC

The invention discloses a bit error rate prediction circuit for SAR ADC, which includes: a N-bit continuous asymptotic register analog-to-digital converter, which is used to perform a normal operation at least N times to generate N bits in a round of conversion time, and an additional operation at least X times, where N is an integer greater than 1, the X is an integer not less than 0, and an estimation circuit. To generate a test value based on the total number of additional operations performed by the N-bit continuous asymptotic register analog-to-digital converter during the Y-turn conversion time, where Y is a positive integer, the test value correlates the bit error rate of the N-bit continuous asymptotic register analog-to-digital converter. The invention can save a large amount of test time.

【技术实现步骤摘要】
SARADC的位元错误率预测电路
本专利技术涉及估测电路，尤其涉及连续渐近暂存器式模拟至数字转换器的位元错误率预测电路。
技术介绍
为确保一集成电路(例如：包含模拟至数字转换器(analog-to-digitalconverter,ADC)的集成电路)的效能符合需求，该集成电路须被测试，以验证该集成电路是否达到一或多种效能要求(例如：关于位元错误率(biterrorrate,BER)的要求)。然而，随着本领域的某些应用(例如：车用电子电路，或以太网络电路)对于一集成电路的效能要求愈来愈高，测试该集成电路所需的时间也愈来愈长。举例而言，若要一个百亿位元(10gigabit)传输速率的以太网络(Ethernet)的ADC的BER小于1/1015，该以太网络的ADC须成功转换1015个时间点所接收到的一模拟输入信号(例如：随时间变动的电压信号)，而不能发生亚稳态错误(metastabilityerror)，倘该以太网络的ADC的操作频率为0.8GHz，此ADC所需要的测试时间为1015/0.8GHz＝1250000秒＝14.47天，这样的测试时间对本领域而言是不具成本效益的(notcost-effective)。
技术实现思路
本专利技术的一目的在于提供一种连续渐近暂存器式模拟至数字转换器的位元错误率预测电路，以解决目前技术的问题。本专利技术公开了一种连续渐近暂存器式模拟至数字转换器的位元错误率预测电路，该位元错误率预测电路的一实施例包含：一N位元连续渐近暂存器式模拟至数字转换器(Nbitssuccessiveapproximationregisteranalog-to-digitalconverter,NbitsSARADC)；以及一估测电路。所述N位元SARADC用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数，当该X较大，该N位元SARADC于该轮的转换时间内，用了较短的时间来完成该至少N次正常操作，从而有较多的时间来执行该额外操作。所述估测电路用来依据该N位元SARADC于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元SARADC的位元错误率。前述位元错误率预测电路的另一实施例包含：一连续渐近暂存器式模拟至数字转换器(successiveapproximationregisteranalog-to-digitalconverter,SARADC)；以及一估测电路。所述SARADC用来执行Y轮的正常操作，其中该Y为正整数，且该Y轮的正常操作的每一轮所用的时间不大于一转换时间。所述估测电路用来依据该Y轮的正常操作的每一轮所用的时间与该转换时间之间的一时间差，产生一测试值，其中该测试值关联该SARADC的位元错误率。值得注意的是，当一轮的正常操作的结束时间较短，该SARADC用较短的时间来完成该轮的正常操作，而达到优选的效能表现。有关本专利技术的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。附图说明图1显示本专利技术的连续渐近暂存器式模拟至数字转换器的位元错误率预测电路的一实施例；图2显示图1的N位元连续渐近暂存器式模拟至数字转换器的一实施例；图3显示图2的控制电路的一实施例；图4显示图3的异步控制电路的一实施例；图5显示图4的信号与时钟的时序图；图6显示本专利技术的连续渐近暂存器式模拟至数字转换器的位元错误率预测电路的另一实施例。附图标记说明：100连续渐近暂存器式模拟至数字转换器的位元错误率预测电路110N位元连续渐近暂存器式模拟至数字转换器(N位元SARADC)120估测电路210第一电容及开关电路220第二电容及开关电路230比较电路240控制电路250取样控制开关电路VREF参考电压GND接地电压VIN(P)差分输入的正极信号VIN(N)差分输入的负极信号Ctrl_1第一开关控制信号Ctrl_2第一开关控制信号310异步控制电路320数字至模拟转换控制电路(DAC控制电路)410N个D型触发器(N个DFF)420M个D型触发器(M个DFF)430或门Clks、Valid、D_VDD、Clkc信号Clk1、Clk2、Clk3、…、ClkN-1、ClkN、ClkN+1、…、Clk(N+M)时钟600连续渐近暂存器式模拟至数字转换器的位元错误率预测电路610连续渐近暂存器式模拟至数字转换器(SARADC)620估测电路具体实施方式以下说明内容的用语是参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。连续渐近暂存器式模拟至数字转换器(successiveapproximationregisteranalog-to-digitalconverter,SARADC)(例如：异步式SARADC(asynchronousSARADC,ASARADC))对一模拟输入信号的每一次的取样及转换操作需要一操作时间treq，此操作时间treq会随着该模拟输入信号的大小以及该SARADC的运行速度等等条件而变化，然而，一个包含该SARADC的电路系统会要求该SARADC的操作时间treq不得大于一转换时间tconv(例如：一预设的固定时间)，以确保该电路系统的整体运行的效能，若该SARADC的某一次的取样及转换操作的操作时间treq达到该转换时间tconv，该SARADC会被视为于该次取样及转换操作时发生了亚稳态错误(metastabilityerror)。通常而言，当某一次的取样及转换操作的操作时间treq占转换时间tconv的比例(例如：treq/tconv)愈小，该SARADC完成该次取样及转换操作的速度愈快，而达到愈佳的效能表现，效能表现可通过多种指标来呈现，其中一种指标是位元错误率(biterrorrate,BER)，因此，本领域技术人员可以推论，当该SARADC的多次取样及转换操作的操作时间treq的平均愈短，该SARADC的BER应该是愈低的。上述推论可由下列文献来佐证：AllenWaters,JasonMuhlesteinandUn-KuMoonSchoolofElectricalEngineeringandComputerScienceOregonStateUniversity,CorvallisORNowwithUniversityofWashington,SeattleWA,“AnalysisofMetastabilityErrorsinAsynchronousSARADCs”,IEEEpaper,2015。基于上述推论，本专利技术公开一种SARADC的BER预测电路，能够依据一SARADC的一操作时间treq与该SARADC的一转换时间tconv的时间差，来估测该SARADC的BER。图1显示本专利技术的SARADC的BER预测电路的一实施例。如图1所示，SARADC的BER预测电路100包含一N位元SARADC110以及一估测电路120。N位元SARADC110用来于一轮的转换时间(即1×tconv)内，执行一正常操作至少N次(例如：N次或(N+R1)次，其中R1是冗余的次数，由实施者依其设计/需求来决定)以产生N个本文档来自技高网...

【技术保护点】
1.一种连续渐近暂存器式模拟至数字转换器(successive approximation register analog‑to‑digital converter,SAR ADC)的位元错误率(bit error rate,BER)预测电路，包含：一N位元连续渐近暂存器式模拟至数字转换器(N bits successive approximation register analog‑to‑digital converter,N bits SAR ADC)，用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数；以及一估测电路，用来依据该N位元SAR ADC于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元SAR ADC的位元错误率。

【技术特征摘要】
1.一种连续渐近暂存器式模拟至数字转换器(successiveapproximationregisteranalog-to-digitalconverter,SARADC)的位元错误率(biterrorrate,BER)预测电路，包含：一N位元连续渐近暂存器式模拟至数字转换器(Nbitssuccessiveapproximationregisteranalog-to-digitalconverter,NbitsSARADC)，用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数；以及一估测电路，用来依据该N位元SARADC于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元SARADC的位元错误率。2.如权利要求1所述的SARADC的位元错误率预测电路，其中该Y大于10。3.如权利要求1所述的SARADC的位元错误率预测电路，其中该测试值反比于该N位元SARADC的位元错误率。4.如权利要求1所述的SARADC的位元错误率预测电路，其中该N位元SARADC包含：一第一电容及开关电路，用来依据一第一开关控制信号，执行该正常操作的一取样操作，以产生至少N个取样结果；一第二电容及开关电路，用来依据一第二开关控制信号，执行该额外操作的一取样操作，以产生至少X个取样结果；一比较电路，用来依据该至少N个取样结果，执行该正常操作的一比较操作，以产生至少N个比较结果，该比较电路另用来依据该至少X个取样结果，执行该额外操作的一比较操作，以产生至少X个比较结果；以及一控制电路，用来依据该至少N个比较结果产生该第一开...

【专利技术属性】
技术研发人员：黄毓炫，雷良焕，黄诗雄，黄亮维，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71