存储器元件及其制作方法技术

本发明专利技术公开了一种存储器元件及其制造方法，该存储器元件包括用于执行积项和操作的一立体存储单元阵列，立体存储单元阵列中的多个存储单元设置在多条垂直线与多条水平线的交叉点上，这些存储单元具有多个可写入电导。一栅极驱动器，耦接至多条栅极线，用来施加控制栅极电压，以结合存储单元的可写入电导来对应积项和操作中的多个乘积项的权重Wxyz。一输入驱动器，用来施加多个电压至立体存储单元阵列中的存储单元，以对应多个输入变量Xy。一感测电路感测来自立体存储单元阵列中的存储单元的电流总和，以对应积项和。

【技术实现步骤摘要】
存储器元件及其制作方法
本专利技术属于数据存储和运算电路
，涉及一种存储器元件及其制作方法，特别是有关于一种可以用于执行积项和(sum-of-products)操作的电路。
技术介绍
在神经形态工程学(neuromorphiccomputingsystems)、机器学习系统(machinelearningsystems)以及用于某一些以线性代数为基础的式运算的电路中，积项和函数可能是一个重要的组成部分。此函数可以用算式表示如下：此算式中，每一个乘积项是一个输入变量Xi与一个权重Wi二者的乘积。其中，权重Wi在这些乘积项(terms)中是可变化的，例如权重Wi可以对应输入变量Xi的系数改变而产生变化。积项和函数可以被理解为一种使用交叉点阵列架构(cross-pointarrayarchitectures)的电路操作。其中阵列架构中多个存储单元的电子特性(electricalcharacteristics)可以实现此函数。在高速运算中实施，需要有一个非常大的阵列，以使多个操作可以被平行地执行，或者可以对非常大的积项和级数(sum-of-productsseries)进行运算。因此有需要提供一种适用于在大型阵列中实施积项和操作的结构。
技术实现思路
一种存储器元件，包括用于执行积项和操作的立体存储单元阵列(3Darrayofcells)，立体存储单元阵列中的存储单元设置在多条垂直线与多条水平线的交叉点上，存储单元具有可写入电导(programmableconductances)。其中存储单元可以用设置在多条垂直线与多条水平线的交叉点上的多个电荷储存结构(chargestoragestructures)来实现。一栅极驱动器(gatedriver)可以被耦接至多条栅极线，用来施加控制栅极电压(controlgatevoltages)，以结合存储单元的可写入电导来对应积项和操作中的多个乘积项的权重Wxyz。一输入驱动器(inputdriver)，用来施加多个电压至立体存储单元阵列中的存储单元，以对应多个输入变量Xy。一感测电路(sensingcircuit)感测来自立体存储单元阵列中的存储单元的电流总和(sum-of-currents)，以对应积项和。本文所述的实施例中，多条垂直线与多条水平线的其中一个可以包括多条存储单元本体线(cellbodylines)，多条垂直线与多条水平线的另一个可以包括多条栅极线。每一条存储单元本体线包括沿着存储单元本体线平行延伸的第一导线和第二导线以及多个存储单元本体(cellbodies)。其中，存储单元本体包括位于存储单元本体线和栅极线的交叉点上的多个电荷储存结构。这些存储单元本体连接在第一导线与第二导线之间，且配置来作为多个第一源/漏极端、多个第二源/漏极端与立体存储单元阵列中的存储单元的多个通道。每一条栅极线包括配置来作为立体存储单元阵列中的存储单元之一的控制栅极(controlgates)的导体，邻接位于这些栅极线和存储单元本体线的交叉点上的多个电荷储存结构。多条输入线连接至这些存储单元本体线中的多条第一导线。多条输出线连接至这些存储单元本体线中的多条第二导线。一栅极驱动器耦接至这些栅极线，用来施加多个控制栅极电压，以结合存储单元中多个电荷储存结构的电荷，对应积项和操作中的多个乘积项的权重Wxyz，以响应地址信号来选取立体存储单元阵列中的多个存储单元来作为积项和操作中的多个乘积项。一输入驱动器耦接至多条输入线，用来施加多个电压以对应多个输入变量Xy。一感测电路耦接至多条输出线，以感测这些输出线中的一组输出线的电流总和。立体存储单元阵列可以包括数目为X的输入线，和位于数目为Z的存储单元阶层的每一个中数目为Y的栅极线。每一个存储单元叠层结构(stackofcells)可以耦接至多条输入线的其中之一和多条输出线的其中之一。栅极线可以设置在Z层存储单元阶层的每一个中，使每一个存储单元叠层结构包括Z个存储单元，平行排列在多条输入线的其中一个与多条输出线的其中一个之间。存储单元本体线可以包括多个半导体条带(semiconductorstrips)，其具有配置来作为第一导线的一第一导电掺杂区(conductivelydopedregion)、配置来作为第二导线的一第二导电掺杂区、以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。第三区具有存储单元的通道的掺杂轮廓(dopingprofile)。立体存储单元阵列可以包括多个隔离结构，位于多个存储单元叠层结构之间的多个沟道中，且位于沟道中的多条垂直线中的多条垂直线之间。在一实施例中，多条垂直线中的多条垂直线为多条存储单元本体线。这些栅极线包括通过多个沟道所隔离的多个导电条带叠层结构(stacksofconductivestrips)，且这些存储单元本体线垂直地设置在这些沟道之中。存储单元本体线包括垂直地设置在沟道中的多条半导体条带，半导体条带具有配置来作为第一导线的一第一导电掺杂区、配置来作为第二导线的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。第三区具有存储单元的通道的掺杂轮廓。在另一实施例中，多个垂直线中的多个垂直线为多条栅极线。这些存储单元本体线包括通过多个沟道所隔离的多个半导体条带叠层结构(stacksofsemiconductorstrips)，这些半导体条带具有配置来作为第一导线的一第一导电掺杂区、配置来作为第二导线的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。第三区具有存储单元的通道的掺杂轮廓。这些栅极线包括垂直地设置在沟道中的多个导电条带。本文所述的存储器元件可以包括一存储单元阵列(arrayofcells)，具有数目为X的列、数目为Y的行以及数目为Z的存储单元阶层，存储单元阵列中的每一个存储单元包括具有可写入电导的一晶体管。这些存储器元件可以包括多条栅极线，沿着Y个行排列，对应Z个存储单元阶层中的多个存储单元阶层，耦接至对应存储单元阶层中的各行中的存储单元。输入线沿着X列排列并覆盖存储单元阵列，且输入线也覆盖存储单元阵列。此些存储器元件中的存储单元叠层结构包括位于存储单元阵列的Z个存储单元阶层给定的(y)行与给定的(x)列中的多个存储单元，其中存储单元阵列沿着一第一垂直导线与一第二垂直导线设置；第一垂直导线连接至位于给定的(x)列上的一对应输入线，第二垂直导线连接至一输出线。在本实施例中，存储单元叠层结构(在x列、y行、z＝0～Z-1)的存储单元中的晶体管平行地电性耦接在对应的第一垂直导线与第二垂直导线之间。首次提到的第一存储单元叠层结构，可以被设置在多个导电条带叠层结构中的一特定导电条带叠层结构的第一侧壁上。第二存储单元叠层结构可以被设置在存储单元阵列的Z个存储单元阶层中给定的(y)行与给定的(x+1)列中，第二存储单元叠层结构设置在特定导电条带叠层结构的第二侧壁上。第一存储单元叠层结构可以沿着特定导电条带叠层结构中导电条带的延伸方向偏离第二存储单元叠层结构。此些存储器元件中的一感测电路耦接至多条输出线。在特定导电条带叠层结构y行和x列上的电流，代表施加在耦接于特定导电条带叠层结构的x列上的输入线的输入值X(x)的积项和乘以位于特定导电条带叠层结构的Z层存本文档来自技高网...

【技术保护点】
1.一种存储器元件，包括：具有多个存储单元的一立体存储单元阵列，用于执行一积项和(sum‑of‑products)操作，该立体存储单元阵列中的这些存储单元被设置在多条垂直线与多条水平线的多个交叉点(cross‑points)上，其中这些存储单元具有多个可写入电导(programmable conductances)；一栅极驱动器(gate driver)，耦接至用来施加多个控制栅极电压(control gate voltages)的多条栅极线，其中这些控制栅极电压结合这些存储单元的这些可写入电导，用以对应该积项和操作中多个乘积项(terms)的多个权重Wxyz；一输入驱动器(input driver)，用来施加多个电压至该立体存储单元阵列中的这些存储单元，以对应多个输入变量Xy；以及一感测电路(sensing circuit)，用来感测从该立体存储单元阵列中的这些存储单元的一电流总和，以对应该积项和。

【技术特征摘要】
2017.11.10 US 62/584,356;2018.07.17 US 16/037,2811.一种存储器元件，包括：具有多个存储单元的一立体存储单元阵列，用于执行一积项和(sum-of-products)操作，该立体存储单元阵列中的这些存储单元被设置在多条垂直线与多条水平线的多个交叉点(cross-points)上，其中这些存储单元具有多个可写入电导(programmableconductances)；一栅极驱动器(gatedriver)，耦接至用来施加多个控制栅极电压(controlgatevoltages)的多条栅极线，其中这些控制栅极电压结合这些存储单元的这些可写入电导，用以对应该积项和操作中多个乘积项(terms)的多个权重Wxyz；一输入驱动器(inputdriver)，用来施加多个电压至该立体存储单元阵列中的这些存储单元，以对应多个输入变量Xy；以及一感测电路(sensingcircuit)，用来感测从该立体存储单元阵列中的这些存储单元的一电流总和，以对应该积项和。2.根据权利要求1所述的存储器元件，其中：该多条垂直线和该多条水平线的其中一个包括多条存储单元本体线(cellbodylines)，该多条垂直线与该多条水平线的另一个包括这些栅极线；每一这些存储单元本体线包括沿着该存储单元本体线平行延伸的多条第一导线、多条第二导线，以及多个存储单元本体(cellbodies)，这些存储单元本体包括位于这些存储单元本体线与这些栅极线的交叉点上的多个电荷储存结构(chargestoragestructures)；这些存储单元本体连接在这些第一导线与这些第二导线之间，且配置来作为该立体存储单元阵列中的这些存储单元的多个第一源/漏极端、多个第二源/漏极端和多个通道；以及每一这些栅极线包括配置来作为该立体存储单元阵列中这些存储单元的控制栅极(controlgates)的一导体，该导体邻接于这些电荷储存结构；该存储器元件还包括：多条输入线，连接至该输入驱动器并连接至这些存储单元本体线中的这些第一导线；以及多条输出线，连接至该感测电路并连接至这些存储单元本体线中的这些第二导线。3.根据权利要求2所述的存储器元件，其中这些存储单元本体线包括多个半导体条带(semiconductorstrips)，每一这些半导体条带具有配置来作为该第一导线的一第一导电掺杂区(conductivelydopedregion)、配置来作为该第二导线的一第二导电掺杂区以及位于该第一导电掺杂区与该第二导电掺杂区之间的一第三区，该第三区具有这些存储单元的这些通道的一掺杂轮廓(dopingprofile)。4.根据权利要求2所述的存储器元件，其中该多条垂直线中的这些垂直线用来作为这些存储单元本体线。5.根据权利要求4所述的存储器元件，其中这些栅极线包括被多个沟道(trenches)所隔离的多个导电条带叠层结构(stacksofconductivestrips)，其中这些存储单元本体线垂直地设置在这些沟道中。6.根据权利要求4所述的存储器元件，其中这些栅极线包括被多个沟道所分离的多个导电条带叠层结构，这些存储单元本体线包括垂直地设置在这些沟道中的多个半导体条带，每一这些半导体条带具有配置来作为该第一导线的一第一导电掺杂区(conductivelydopedregion)、配置来作为该第二导线的一第二导电掺杂区以及位于该第一导电掺杂区与该第二导电掺杂区之间的一第三区，其中该第三区具有这些存储单元的这些通道的一掺杂轮廓。7.根据权利要求2所述的存储器元件，其中该多条垂直线中的这些垂直线用来作为这些栅极线。8.根据权利要求7所述的存储器元件，其中这些存储单元本体线包括被多个沟道所分离的多个导电条带叠层结构，每一这些半导体条带具有配置来作为该一第一导线的一第一导电掺杂区、配置来作为该第二导线的一第二导电掺杂以及位于该第一导电掺杂区和该第二导电掺杂区之间的一第三区，其中该第三区具有这些存储单元的这些通道的一掺杂轮廓，且这些栅极线包括垂直地设置在这些沟道中的多个导电条带。9.根据权利要求2所述的存储器元件，其中该立体存储单元阵列包括X个这些输入线和Y个这些栅极线位于Z个存储单元阶层(levelsofcell)之中，以构成一存储单元叠层结构(stackofcells)耦接至该Z个存储单元阶层每一个中的这些输入线之一者和这些栅极线之一者；该存储单元叠层结构包括Z个存储单元平行地位于这些输入线的该一者和这些输出线的该一者之间。10.一种存储器元件，包括：由多个存储单元组成的一存储单元阵列，该存储单元阵列具有X个列、Y个行以及Z个存储单元阶层，该存储单元阵列中的每一这些存储单元包括一晶体管，具有多个可写入电导；多条栅极线，沿着该Y个行排列，以对应该Z个存储单元阶层中的多个存储单元阶层，并且分别地耦接至位于对应的这些存储单元阶层中的这些行中的这些存储单元；多条输入线，沿着该X个列排列，且位于该存储单元阵列上方；多条输出线，位于该存储单元阵列上方；以及一存储单元叠层结构，位于该存储单元阵列的该Z个存储单元阶层中，且位于该存储单元阵列的一给定行(y)与一给定列(x)上；其中该存储单元叠层结构包括一第一垂直导线与一第二垂直导线，该第一垂直导线连接至该给定列(x)上的一对应输入线，该第二垂直导线连接至这些输出线的其中之一，其中，该存储单元叠层结构中的这些存储单元中的这些晶体管平行地电性耦接在对应的该第一垂直导线与该第二垂直导线之间。11.根据权利要求10所述的存储器元件，包括耦接至这些输出线的一感测电路。12.根据权利要求10所述的存储器元件，其中位于该给定列(x)和该给定行(y)上的一特定存储单元叠层结构的电流，代表施加在该给定列(x)的该对应输入线的多个输入值i(x)的积项和乘以位于该特定存储单元叠层结构的该Z个存储单元阶层中的这些存储单元各自的权重因子W(x，y，z)，其中该对应输入线耦接至该特定存储单元叠层结构。13.根据权利要求12所述的存储器元件，其中对于耦接至多个存储单元叠层结构的一输出线来说，该输出线的电流代表包括该特定存储单元叠层结构的该多个存储单元叠层结构上的一电流总和。14.根据权利要求10所述的存储器元件，包括：被多个沟道所隔离的多个导电条带叠层结构，每一这些导电条带叠层结构具有一第一侧壁与一第二侧壁；多个电荷储存结构，位于这些导电条带叠层结构的该第一侧壁与该第二侧壁上；多个半导体条带，垂直地设置在这些导电条带叠层结构的该第一侧壁与该第二侧壁上，且与这些电荷储存结构接触，这些半导体条带具有配置来作为该第一垂直导线的一第一导电掺杂区、配置来作为该第二垂直导线的一第二导电掺杂区以及位于该第一导电掺杂区和该第二导电掺杂区之间的一第三区；其中该第三区具有该存储单元叠层结构的这些存储单元中的多个通道的一掺杂轮廓；这些存储单元叠层结构中的这些存储单元具有位于该第一垂直导线中的多个第一载流终端(currentcarryingterminals)、位于该第二垂直导线中的多个第二载流终端、位于这些半导体条带的该第三区中的这些通道以及位于这些导电条带叠层结构中的多个导电条带中的多个栅极；以及多个隔离结构，位于该多个半导体条带中的这些半导体条带之间。15.根据权利要求14所述的存储器元件，包括：一第一导电单元，链接该多个半导体条带中的一第一半导体条带中的该第一垂直导线以及该多个半导体条带中的一第二半导体条带中的该第一垂直导线，其中该第二半导体条带通过这些隔离结构中的一个与该第一半导体条带隔离；以及一第二导电单元，链接该第一半导体条带中的该第二垂直导线与该...

【专利技术属性】
技术研发人员：吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71