FPGA加速卡传输性能测试方法、装置及设备和介质制造方法及图纸

本申请公开了一种FPGA加速卡传输性能测试方法、装置及电子设备和计算机可读存储介质，该方法包括：获取传输完成的第一数据包和第二数据包；确定第一数据包的第一周期计数、第一帧计数和第二数据包的第二周期计数、第二帧计数；周期计数为数据包发送时FPGA的时钟周期计数，帧计数为标识数据包发送序列的计数；利用第一周期计数、第一帧计数、第二周期计数、第二帧计数，以及单位数据大小、时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。本申请利用传输完成的数据包对应的周期计数以及帧计数，确定单位时间内单位数据传输量，得到用于表征FPGA加速卡传输性能的第一传输性能指标，实现了对加速卡传输性能的测试。

Test Method, Device, Equipment and Media for Transmission Performance of Acceleration Card Based on FPGA

【技术实现步骤摘要】
FPGA加速卡传输性能测试方法、装置及设备和介质
本申请涉及计算机
，更具体地说，涉及一种FPGA加速卡传输性能测试方法、装置及一种电子设备和一种计算机可读存储介质。
技术介绍
FPGA异构加速卡为大规模数据计算提供加速能力，其一般部署在主机服务器端，通过PCIE接口与主机进行数据交互，当有需要加速的任务时，主机端通过PCIE接口利用DMA技术将数据传输给加速卡，加速卡对数据进行处理后，将结果返回给主机端。上述加速过程中PCIE及DMA的数据传输速度会对整个加速的效率产生直接影响，因此，在FPGA异构加速卡前期开发和调试过程中，需要对PCIE的DMA传输性能进行测试，以期能达到理论传输速度。因此，如何对传输性能进行测试是本领域技术人员需要解决的问题。
技术实现思路
本申请的目的在于提供一种FPGA加速卡传输性能测试方法、装置及一种电子设备和一种计算机可读存储介质，实现了对FPGA加速卡传输性能的测试。为实现上述目的，本申请提供了一种FPGA加速卡传输性能测试方法，包括：获取传输完成后的第一数据包和第二数据包；确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。可选的，所述利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，包括：利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间；利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量；利用所述数据传输时间和所述数据传输总量确定所述单位数据传输量。可选的，所述利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间，包括：利用所述时钟周期、所述第一周期计数和所述第二周期计数，基于时间计算公式确定数据传输时间；其中，所述时间计算公式为：transfer_time＝(dma_cntnow-dma_cntpre)*T；其中，transfer_time为所述数据传输时间；dma_cntnow为所述第一周期计数；dma_cntpre为所述第二周期计数；T为所述时钟周期。可选的，所述利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量，包括：利用所述第一帧计数、所述第二帧计数以及所述单位数据大小，基于传输计算公式确定数据传输总量；其中，所述传输计算公式为：transfer_data＝(frame_cntnow-frame_cntpre)*frame_len；其中，transfer_data为所述数据传输总量；frame_cntnow为所述第一帧计数；frame_cntpre为所述第二帧计数；frame_len为所述单位数据大小。可选的，还包括：获取与所述第一帧计数相邻的目标帧计数对应的第三数据包；基于所述第一数据包的所述第一周期计数和所述第三数据包的第三周期计数，确定实际传输时间；确定所述单位数据大小的预设传输时间，并基于所述实际传输时间和所述预设传输时间确定传输延时，得到第二传输性能指标。为实现上述目的，本申请提供了一种FPGA加速卡传输性能测试装置，包括：数据获取模块，用于获取传输完成后的第一数据包和第二数据包，计数确定模块，用于确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；性能确定模块，用于利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。可选的，所述性能确定模块，包括：时间确定单元，用于利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间；总量确定单元，用于利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量；单位确定模块，用于利用所述数据传输时间和所述数据传输总量确定所述单位数据传输量。可选的，还包括：相邻获取模块，用于获取与所述第一帧计数相邻的目标帧计数对应的第三数据包；实际确定模块，用于基于所述第一数据包的所述第一周期计数和所述第三数据包的第三周期计数，确定实际传输时间；延时确定模块，用于确定所述单位数据大小的预设传输时间，并基于所述实际传输时间和所述预设传输时间确定传输延时，得到第二传输性能指标。为实现上述目的，本申请提供了一种电子设备，包括：存储器，用于存储计算机程序；处理器，用于执行所述计算机程序时实现如前述公开的任一种FPGA加速卡传输性能测试方法的步骤。为实现上述目的，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如前述公开的任一种FPGA加速卡传输性能测试方法的步骤。通过以上方案可知，本申请提供的一种FPGA加速卡传输性能测试方法，包括：获取传输完成后的第一数据包和第二数据包；确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。也即，本申请利用传输完成的数据包对应的周期计数以及帧计数，确定单位时间内单位数据传输量，得到用于表征FPGA加速卡传输性能的第一传输性能指标，实现了对FPGA加速卡传输性能的测试。本申请还公开了一种FPGA加速卡传输性能测试装置及一种电子设备和一种计算机可读存储介质，同样能实现上述技术效果。应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例公开的一种FPGA加速卡传输性能测试方法的流程图；图2为本申请实施例公开的一种FPGA加速卡传输性能测试方法中确定单位数据传输量过程的流程图；图3为本申请实施例公开的一种FPGA加速卡传输性能测试方法中获取数据传输延迟过程的流程图；图4为本申请实施例公开的一种FPGA加速卡传输性能测试装置的结构图；图5为本申请实施例公开的一种电子设备的结构图；图6为本申请实施例公开的另一种电子设备的结构图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部本文档来自技高网...

【技术保护点】
1.一种FPGA加速卡传输性能测试方法，其特征在于，包括：获取传输完成后的第一数据包和第二数据包；确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。

【技术特征摘要】
1.一种FPGA加速卡传输性能测试方法，其特征在于，包括：获取传输完成后的第一数据包和第二数据包；确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。2.根据权利要求1所述的FPGA加速卡传输性能测试方法，其特征在于，所述利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，包括：利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间；利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量；利用所述数据传输时间和所述数据传输总量确定所述单位数据传输量。3.根据权利要求2所述的FPGA加速卡传输性能测试方法，其特征在于，所述利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间，包括：利用所述时钟周期、所述第一周期计数和所述第二周期计数，基于时间计算公式确定数据传输时间；其中，所述时间计算公式为：transfer_time＝(dma_cntnow-dma_cntpre)*T；其中，transfer_time为所述数据传输时间；dma_cntnow为所述第一周期计数；dma_cntpre为所述第二周期计数；T为所述时钟周期。4.根据权利要求3所述的FPGA加速卡传输性能测试方法，其特征在于，所述利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量，包括：利用所述第一帧计数、所述第二帧计数以及所述单位数据大小，基于传输计算公式确定数据传输总量；其中，所述传输计算公式为：transfer_data＝(frame_cntnow-frame_cntpre)*frame_len；其中，transfer_data为所述数据传输总量；frame_cntnow为所述第一帧计数；frame_cntpre为所述第二帧计数；frame_len为所述单位数据大小。5...

【专利技术属性】
技术研发人员：王彦伟，郝锐，张闯，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41