存储器装置及其操作方法制造方法及图纸

本发明专利技术公开了一种存储器装置及其操作方法，存储器装置包含存储器阵列、错误更正码电路以及控制电路。存储器阵列包含多个存储器列，并用以储存多笔数据。控制电路用以将存储器装置进入省电模式以第一更新速率更新存储器阵列，用以在以第一更新速率更新存储器阵列的期间，控制错误更正码电路依据第一数据产生第一错误更正码，用以降低第一更新速率至第二更新速率，用以在以第二更新速率更新存储器阵列的期间，控制错误更正码电路以决定第一数据是否存在错误。若第一数据存在错误，控制电路还用以控制错误更正码电路以更正第一数据。借此，存储器装置可以使得耗电量降低并且提高数据的正确率。

【技术实现步骤摘要】
存储器装置及其操作方法
本专利技术是有关于一种存储器技术，且特别是有关于一种存储器装置和存储器装置的操作方法。
技术介绍
存储器装置可以操作于省电模式。当存储器装置操作于省电模式时，耗电量仍旧因为更新程序而很难降低。
技术实现思路
本专利技术的目的在于提供一种存储器装置，其可以使得耗电量降低并且提高数据的正确率。本专利技术的一实施方式是关于一种存储器装置。存储器装置包含存储器阵列、错误更正码(ErrorCorrectionCode,ECC)电路以及控制电路。错误更正码电路耦接至存储器阵列。控制电路耦接至存储器阵列和错误更正码电路。存储器阵列包含多个存储器列并用以储存多笔数据。控制电路用以将存储器装置进入省电模式以第一更新速率更新存储器阵列。控制电路用以控制错误更正码电路在以第一更新速率更新存储器阵列的期间依据第一数据产生第一错误更正码。控制电路用以降低第一更新速率至第二更新速率。控制电路用以控制错误更正码电路以决定在以第二更新速率更新存储器阵列的期间该第一数据是否存在错误，其中第一数据是储存于上述多个存储器列中的第一存储器列，其中若第一数据存在错误，控制电路还用以控制错误更正码电路以更正第一数据。在一实施例中，控制电路还用以在第一数据更正后，提高第二更新速率至第三更新速率，其中第三更新速率是介于第一更新速率和第二更新速率之间。在一实施例中，若第一数据中存在该错误，控制电路还用以控制错误更正码电路，以决定错误的比特的数量是否大于门槛值，以及若错误的比特的数量大于门槛值时，控制电路还用以在第一数据更正后，提高第二更新速率至第三更新速率，其中第三更新速率是介于第一更新速率和第二更新速率之间。在一实施例中，存储器装置还包含储存单元，储存单元耦接至错误更正码电路，并用以储存错误表，其中控制电路还用以在第一数据更正后，控制错误更正码电路以记录第一存储器列的位置于错误表中。在一实施例中，控制电路还用以控制错误更正码电路以将更正后的第一数据和第一错误更正码写回第一存储器列中。在一实施例中，第一错误更正码是依据第一数据的第一部分产生，且控制电路还用以控制错误更正码电路以将第一数据的更正的第一部分和第一错误更正码写入上述多个存储器列的第二存储器列，其中第二存储器列不同于第一存储器阵列。在一实施例中，存储器装置还包含储存单元，储存单元耦接至错误更正码电路，并用以储存位置对应表，其中控制电路还用以控制错误更正码电路，以将第一存储器列和第二存储器列之间的相关性记录于位置对应表。在一实施例中，存储器装置还包含储存单元，储存单元耦接至错误更正码电路，并用以储存第一错误更正码，其中控制电路还用以控制错误更正码电路，以将第一错误更正码储存于储存单元。本专利技术的另一实施方式是关在一种存储器装置的操作方法。操作方法包含下述操作。通过控制电路进入省电模式以第一更新速率更新存储器阵列。通过控制电路在以第一更新速率的更新操作期间依据第一数据控制错误更正码(ErrorCorrectionCode,ECC)电路产生第一错误更正码，其中第一数据是储存于存储器列中的第一存储器列。通过控制电路降低第一更新速率至第二更新速率。通过控制电路在以第二更新速率的更新操作期间控制错误更正码电路以决定第一数据中是否存在错误。若第一数据中存在错误，通过控制电路控制错误更正码电路以更正第一数据。在一实施例中，存储器装置的操作方法还包含：通过控制电路在第一数据更正后提高第二更新速率至第三更新速率，其中第三更新速率是介于第一更新速率和第二更新速率之间。在一实施例中，存储器装置的操作方法还包含：若第一数据中存在该错误，通过控制电路决定错误的比特的数量是否大于门槛值；以及若错误的比特的数量大于门槛值时，通过控制电路在第一数据更正后，提高第二更新速率至第三更新速率，其中第三更新速率是介于第一更新速率和第二更新速率之间。在一实施例中，存储器装置的操作方法还包含：通过控制电路控制错误更正码电路在第一数据更正后，将第一存储器列的位置记录于错误表中，其中错误表储存于储存单元中。在一实施例中，存储器装置的操作方法还包含：通过控制电路控制错误更正码电路，以将更正的第一数据和第一错误更正码写回第一存储器列中。在一实施例中，第一错误更正码是依据第一数据的第一部分产生，且存储器装置的操作方法还包含：通过控制电路控制错误更正码电路，以将第一数据的更正的第一部分和第一错误更正码写入第二存储器列，其中第二存储器列不同于第一存储器阵列。在一实施例中，存储器装置的操作方法还包含：通过控制电路控制错误更正码电路，以将第一存储器列和第二存储器列之间的相关性记录于位置对应表，其中位置对应表储存于储存单元中。在一实施例中，存储器装置的操作方法还包含：通过控制电路控制错误更正码电路，以将第一错误更正码储存于储存单元中。综上所述，控制电路降低第一更新速率至第二更新速率，以使得存储器装置的耗电量可以有效的降低。再者，控制电路控制错误更正码电路以决定在存储器阵列以第二更新速率更新期间数据是否存在错误，且控制错误更正码电路以更正数据，使得数据的正确率提高。本专利技术旨在提供本专利技术的简化摘要，以使阅读者对本专利技术具备基本的理解。此
技术实现思路
并非本专利技术的完整概述，且其用意并非在指出本专利技术实施例的重要(或关键)元件或界定本专利技术的范围。附图说明图1是依照本专利技术的一些实施例绘示一种存储器装置的示意图；图2是依照本专利技术的一些实施例绘示一种存储器装置的示意图；以及图3是依照本专利技术的一些实施例绘示一种存储器装置的操作方法的流程示意图。具体实施方式下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本专利技术所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本专利技术所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。在本文中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包括”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。关于本文中所使用的“约”、“大约”、“大致”或“基本上”一般通常是指数值的误差或范围，其依据不同技术而有不同变化，且其范围对于本领域的技术人员所理解是具有最广泛的解释，借此涵盖所有变形及类似结构。在一些实施例中，上述数值的误差或范围是指于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如“约”、“大约”或“大致”或“基本上”所表示的误差或范围，或其他近似值。关于本文中所使用的“耦接”或“连接”，均可指二个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指二个或多个元件相互操作或动作。参照图1，图1是依照本专利技术的一些实施例绘示一种存储器装置100的示意图。图2是依照本专利技术的一些实施例绘示一种存储器装置200的示意图。在图2的一些实施例，为便于理解，将用与图1中的元件相同的标号来表示。存储器装置100包含存储器阵列1本文档来自技高网...

【技术保护点】
1.一种存储器装置，其特征在于，包含：存储器阵列，包含多个存储器列并用以储存多笔数据；错误更正码电路，耦接至所述存储器阵列；以及控制电路，耦接至所述存储器阵列和所述错误更正码电路，其中所述控制电路用以将所述存储器装置进入省电模式以第一更新速率更新所述存储器阵列，所述控制电路用以在以所述第一更新速率更新所述存储器阵列的期间，控制所述错误更正码电路依据第一数据产生第一错误更正码，所述控制电路用以降低所述第一更新速率至第二更新速率，所述控制电路用以在以所述第二更新速率更新所述存储器阵列的期间，控制所述错误更正码电路以决定所述第一数据是否存在错误，其中所述第一数据是储存于所述多个存储器列的第一存储器列，其中若所述第一数据中存在所述错误，所述控制电路还用以控制所述错误更正码电路以更正所述第一数据。

【技术特征摘要】
2017.10.22 US 15/790,0461.一种存储器装置，其特征在于，包含：存储器阵列，包含多个存储器列并用以储存多笔数据；错误更正码电路，耦接至所述存储器阵列；以及控制电路，耦接至所述存储器阵列和所述错误更正码电路，其中所述控制电路用以将所述存储器装置进入省电模式以第一更新速率更新所述存储器阵列，所述控制电路用以在以所述第一更新速率更新所述存储器阵列的期间，控制所述错误更正码电路依据第一数据产生第一错误更正码，所述控制电路用以降低所述第一更新速率至第二更新速率，所述控制电路用以在以所述第二更新速率更新所述存储器阵列的期间，控制所述错误更正码电路以决定所述第一数据是否存在错误，其中所述第一数据是储存于所述多个存储器列的第一存储器列，其中若所述第一数据中存在所述错误，所述控制电路还用以控制所述错误更正码电路以更正所述第一数据。2.如权利要求1所述的存储器装置，其特征在于，所述控制电路还用以在所述第一数据更正后，提高所述第二更新速率至第三更新速率，其中所述第三更新速率是介于所述第一更新速率和所述第二更新速率之间。3.如权利要求1所述的存储器装置，其特征在于，若所述第一数据中存在所述错误，所述控制电路还用以控制所述错误更正码电路，以决定所述错误的比特的数量是否大于门槛值，以及若所述错误的比特的所述数量大于所述门槛值时，所述控制电路还用以在所述第一数据更正后，提高所述第二更新速率至第三更新速率，其中所述第三更新速率是介于所述第一更新速率和所述第二更新速率之间。4.如权利要求1所述的存储器装置，其特征在于，还包含：储存单元，耦接至所述错误更正码电路，并用以储存错误表，中所述控制电路还用以在所述第一数据更正后，控制所述错误更正码电路以记录所述第一存储器列的位置于所述错误表中。5.如权利要求1所述的存储器装置，其特征在于，所述控制电路还用以控制所述错误更正码电路以将更正后的所述第一数据和所述第一错误更正码写回所述第一存储器列中。6.如权利要求1所述的存储器装置，其特征在于，所述第一错误更正码是依据所述第一数据的第一部分产生，且所述控制电路还用以控制所述错误更正码电路以将所述第一数据的更正的所述第一部分和所述第一错误更正码写入所述多个存储器列的第二存储器列，其中所述第二存储器列不同于所述第一存储器阵列。7.如权利要求6所述的存储器装置，其特征在于，还包含：储存单元，耦接至所述错误更正码电路，并用以储存位置对应表，其中所述控制电路还用以控制所述错误更正码电路，以将所述第一存储器列和所述第二存储器列之间的相关性记录于所述位置对应表。8.如权利要求1所述的存储器装置，其特征在于...

【专利技术属性】
技术研发人员：李忠勳，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71