The invention provides a decryption device, a method and an on-chip system, which comprises a decryption control circuit and a decryption circuit, the decryption circuit comprises a plurality of electronic decryption circuits, the decryption control circuit is used to receive the first decryption configuration information sent by the processor, and the first decryption configuration information includes the first control information and the memory area for enabling the decryption control circuit. The decryption control circuit is also used to read the second decryption configuration information representing the corresponding decryption algorithm from the memory address according to the first control information, and generate the control signal corresponding to the decryption algorithm according to the second decryption configuration information; the decryption circuit is used to select the corresponding sub-solution according to the decryption algorithm corresponding to the control signal. The sub-decryption circuit is used to decrypt the encrypted data and obtain the decrypted data. The invention greatly improves the decryption speed, and decryption brings little delay, so it has little influence on the user's storage experience.
【技术实现步骤摘要】
解密装置、方法及片上系统
本专利技术涉及解密
，尤其涉及解密装置、方法及片上系统。
技术介绍
为了使得存储器中存储的数据更加安全，通常会将待写入存储器中的数据进行加密，然后再将加密数据存入存储器；解密时，则将存储器的加密数据进行解密得到解密数据，其中常见的加密、解密方式有两种。一种是采用软件加密、解密的方式，处理器通过执行加密程序，对未加密数据进行加密处理，处理器完成加密过程中的所有运算。需要解密时，处理器通过执行解密程序，对加密数据进行解密，处理器完成解密过程中的所有运算。由于这种加密、解密全部过程都由处理器完成，因此这种方式会造成处理器处理其他事务非常迟缓，同时加密、解密速度较慢，影响用户存储数据的体验。另一种是采用硬件的加密、解密方式，通过一个固定加密算法的逻辑电路芯片对待写入存储器的数据进行加密，然后再将加密数据存入存储器，需要解密时，则通过对应的解密算法的逻辑电路芯片对加密数据进行解密(加密和解密逻辑电路可以集成在一个芯片内)。这种硬件电路的加密、解密速度快，不需要处理器全程参与，不太会影响处理器处理其他事务，然而这种加密、解密电路是固定不可改动的...
【技术保护点】
1.一种解密装置，其特征是，包括：解密控制电路、解密电路，所述解密电路包括多个子解密电路；所述解密控制电路用于接收处理器发送的第一解密配置信息，所述第一解密配置信息包括用于使能所述解密控制电路的第一控制信息和内存地址；所述解密控制电路还用于根据所述第一控制信息从内存中所述内存地址读取用于表示对应的解密算法的第二解密配置信息，并根据所述第二解密配置信息生成与所述解密算法对应的控制信号；所述解密电路用于根据所述控制信号对应的解密算法选择对应的子解密电路；所述子解密电路用于对加密数据进行解密得到解密数据。
【技术特征摘要】
1.一种解密装置，其特征是，包括：解密控制电路、解密电路，所述解密电路包括多个子解密电路；所述解密控制电路用于接收处理器发送的第一解密配置信息，所述第一解密配置信息包括用于使能所述解密控制电路的第一控制信息和内存地址；所述解密控制电路还用于根据所述第一控制信息从内存中所述内存地址读取用于表示对应的解密算法的第二解密配置信息，并根据所述第二解密配置信息生成与所述解密算法对应的控制信号；所述解密电路用于根据所述控制信号对应的解密算法选择对应的子解密电路；所述子解密电路用于对加密数据进行解密得到解密数据。2.如权利要求1所述的解密装置，其特征是，还包括存储控制电路；所述存储控制电路用于接收所述加密数据在存储器的存储器物理地址，对所述存储器物理地址进行解析获得第一地址范围；所述解密控制电路用于根据所述第二解密配置信息和第一地址范围生成所述控制信号。3.如权利要求1所述的解密装置，其特征是，所述解密控制电路用于根据所述第一解密配置信息和/或第二解密配置信息生成对应的密钥，并将所述对应的密钥送入所述解密电路；所述子解密电路用于根据所述密钥对加密数据进行解密得到解密数据。4.如权利要求1所述的解密装置，其特征是，所述解密控制电路包括寄存器、配置信息读取电路、第一FIFO存储器、解析电路；所述寄存器用于存储所述处理器写入的所述第一解密配置信息；所述配置信息读取电路用于根据所述第一控制信息从所述内存地址读取所述第二解密配置信息，并将所述第二解密配置信息存储至所述第一FIFO存储器；所述解析电路用于从所述第一FIFO存储器中读取所述第二解密配置信息，并根据所述第二解密配置信息进行解析生成所述控制信号。5.如权利要求2所述的解密装置，其特征是，所述解密控制电路包括寄存器、配置信息读取电路、第一FIFO存储器、第二FIFO存储器、解析电路；所述寄存器用于存储所述处理器写入的所述第一解密配置信息；所述配置信息读取电路用于根据所述第一控制信息从所述内存地址读取所述第二解密配置信息，并将所述第二解密配置信息存储至所述第一FIFO存储器；所述存储控制电路还用于将所述第一地址范围存储至所述第二FIFO存储器；所述解析电路用于从所述第一FIFO存储器中读取所述第二解密配置信息，从所述第二FIFO存储器中读取所述第一地址范围，并根据所述第二解密配置信息和第一地址范围进行解析生成所述控制信号。6.如权利要求4或5所述的解密装置，其特征是，所述存储控制电路还用于对所述存储器物理地址进行解析获得第二地址范围；所述解析电路用于根据所述第二地址范围生成对应密钥送给所述解密电路；所述子解密电路根据所述密钥对加密数据进行解密得到解密数据。7.如权利要求4所述的解密装置，其特征是，所述解密控制电路还包括密钥加密电路；所述第一解密配置信息还包括密钥参数；所述解析电路还用于根据所述第二解密配置信息解析出初始密钥；所述密钥加密电路用于根据所述密钥参数和初始密钥进行加密得到最终密钥，并输出所述最终密钥至所述解密电路。8.如权利要求1-7任一所述的解密装置，其特征是，还包括存储控制电路、输入接口、输出接口，所述存储控制电路包括第一存储控制电路、第二存储控制电路；所述第一解密配置信息还包括选通控制信息；所述第一存储控制电路的输入部分与所述输入接口的第一输入端电连接，所述第二存储控制电路的输入部分与所述输入接口的第二输入端电连接，所述输入接口的输出端与所述解密电路的输入端电连接，所述解密电路的输出端与所述输出接口的输入端电连接，所述输出接口的第一输出端与所述第一存储控制电路的输出部分电连接，所述输出接口的第二输出端与所述第二存储控制电路的输出部分电连接；所述解密控制电路用于：根据所述选通控制信息控制第一存储控制电路的输入部分与所述输入接口的输出端连通且所述第一存储控制电路的输出部分与所述输出接口的输入端连通，或者，根据所述选通控制信息控制第二存储控制电路的输入部分与所述输入接口的输出端连通且所述第二存储控制电路的输出部分与所述输出接口的输入端连通。9.如权利要求1所述的解密装置，其特征是，所述解密电路还用于计算所述解密数据的数据大小；所述解密控制电路用于根据所述数据大小和所述第二解密配置信息生成所述控制信号。10.一种片上系统，其特征是，包括如权利要求1-9所述的解密装置。11.一种解密装置的解密方法，其特征是，所述解密装置包括解密控制电路...
【专利技术属性】
技术研发人员：刘涛，林启辉，
申请(专利权)人：珠海全志科技股份有限公司，
类型：发明
国别省市：广东,44
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