一种集成电路测试方法和系统技术方案

本发明专利技术涉及一种集成电路测试方法和系统，包括：获取设计电路，并根据该设计电路具有的路径，生成调用该路径的多条测试向量，将该测试向量输入至该设计电路，得到该设计电路在预设条件下电路运行的第一错误率；根据该设计电路，得到待测芯片，将该测试向量输入至该待测芯片，得到该测试向量在该预设条件下电路运行的第二错误率；判断该第二错误率是否大于该第一错误率一定阈值，若是，则判定该待测芯片存在硬件木马电路，否则认为该待测芯片为合格芯片。

An Integrated Circuit Testing Method and System

The invention relates to an integrated circuit test method and system, which includes: acquiring a design circuit, generating multiple test vectors calling the path according to the path of the design circuit, inputting the test vectors into the design circuit, and obtaining the first error rate of the circuit under the preset conditions; according to the design circuit, obtaining the chip to be tested and testing it. Vectors are input to the chip to be tested, and the second error rate of the test vector under the preset conditions is obtained. Whether the second error rate is greater than a certain threshold of the first error rate is judged. If so, the hardware Trojan horse circuit exists in the chip to be tested. Otherwise, the chip to be tested is considered to be a qualified chip.

【技术实现步骤摘要】
一种集成电路测试方法和系统
本专利技术涉及信息安全、集成电路领域，属于一种硬件木马检测方法，特别涉及一种面向小时延累积异常的集成电路测试方法和系统。
技术介绍
设计和制造服务外包的新趋势、对第三方知识产权(IP)核的依赖以及电子设计自动化工具，使得集成电路在其生命周期的不同阶段越来越多地容易受到硬件木马的攻击。当电子元器件IC生命周期中涉及不可信的组件或人员时，其中的多个阶段都可能存在恶意的设计修改，这对恶意修改提出了一系列新的信任验证挑战。特别地，这也带来了制造后测试期间对不可信的制造商产生的恶意设计修改进行可靠性检测的需求。同时，也提出了对从不可信的第三方供应商中获取的IP核进行信任验证的需求。针对硬件木马的检测，有两种主要方法：一种是硅前硬件木马检测，主要针对集成电路设计过程中的代码，包括RTL级、网表级和版图级等，发现隐藏在其中的恶意代码；另一种是硅后硬件木马检测，主要针对制造后的集成电路，涵盖FPGA、三维集成电路等，发现隐藏于其中的恶意电路。硅后硬件木马检测方法包括破坏性和非破坏性两种，其中非破坏性硅后检测方法又分为在线检测和离线检测两类。离线检测方法一般通过比较待测芯片本文档来自技高网...

【技术保护点】
1.一种集成电路测试方法，其特征在于，包括：步骤1、获取设计电路，并根据该设计电路具有的路径，生成调用该路径的多条测试向量，将该测试向量输入至该设计电路，得到该设计电路在预设条件下电路运行的第一错误率；步骤2、根据该设计电路，得到待测芯片，将该测试向量输入至该待测芯片，得到该测试向量在该预设条件下电路运行的第二错误率；步骤3、判断该第二错误率是否大于该第一错误率一定阈值，若是，则判定该待测芯片存在硬件木马电路，否则认为该待测芯片为合格芯片。

【技术特征摘要】
1.一种集成电路测试方法，其特征在于，包括：步骤1、获取设计电路，并根据该设计电路具有的路径，生成调用该路径的多条测试向量，将该测试向量输入至该设计电路，得到该设计电路在预设条件下电路运行的第一错误率；步骤2、根据该设计电路，得到待测芯片，将该测试向量输入至该待测芯片，得到该测试向量在该预设条件下电路运行的第二错误率；步骤3、判断该第二错误率是否大于该第一错误率一定阈值，若是，则判定该待测芯片存在硬件木马电路，否则认为该待测芯片为合格芯片。2.如权利要求1所述的集成电路测试方法，其特征在于，该设计电路包括：电路网表、电路中连线的标称时延。3.如权利要求1所述的集成电路测试方法，其特征在于，该步骤1包括：步骤11、随机生成一对该测试向量，分析并记录该设计电路在该测试向量对的作用下发生信号跳变的逻辑门；步骤12、针对未曾发生信号跳变、或信号跳变次数较少的逻辑门，生成一对测试向量，分析并记录在该测试向量对的作用下发生信号跳变的逻辑门；步骤13、若逻辑门的信号跳变次数达到预设阈值，则测试向量停止生成，否则继续执行该步骤12。4.如权利要求1所述的集成电路测试方法，其特征在于，该预设条件包括制造该设计电路的工艺偏差及该设计电路运行的时钟频率。5.如权利要求2所述的集成电路测试方法，其特征在于，该待测芯片与该设计电路的该电路网表相同。6.如权利要求1所述的集成电路测试方法，其特征在于，所有该测试向量输入至该设计电路后，该设计...

【专利技术属性】
技术研发人员：杨一培，叶靖，李晓维，李华伟，胡瑜，钟明琛，王莉菲，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：北京,11