基于难测路径选择的集成电路检测方法和系统技术方案

本发明专利技术提出一种集成电路难测路径的选择方法。本发明专利技术包括：利用动静态协同分析，计算和校准逻辑值为0或为1的概率；根据所计算概率，从输出向输入方向寻找跳变沿传输概率小的路径；为所选路径生成测试向量，判断路径有效性。本发明专利技术通过动静态协同分析方法提高了概率计算精度，进而有效寻找出集成电路中的难测路径，为保证集成电路测试覆盖率提供重要支撑。

【技术实现步骤摘要】
基于难测路径选择的集成电路检测方法和系统
本专利技术涉及信息安全领域及集成电路领域，属于一种集成电路难测路径的选择方法，并特别是涉及一种基于难测路径选择的集成电路检测方法和系统。
技术介绍
设计和制造服务外包的新趋势、对第三方知识产权(IP)核的依赖以及电子设计自动化工具，使得集成电路在其生命周期的不同阶段越来越多地容易受到硬件木马的攻击。当IC生命周期中涉及不可信的组件或人员时，其中的多个阶段都可能存在恶意的设计修改，这对恶意修改提出了一系列新的信任验证挑战。特别地，这也带来了制造后测试期间对不可信的制造商产生的恶意设计修改进行可靠性检测的需求。同时，也提出了对从不可信的第三方供应商中获取的IP核进行信任验证的需求。针对硬件木马的检测，有两种主要方法：一种是硅前硬件木马检测，主要针对集成电路设计过程中的代码，包括RTL级、网表级和版图级等，发现隐藏在其中的恶意代码；另一种是硅后硬件木马检测，主要针对制造后的集成电路，涵盖FPGA、三维集成电路等，发现隐藏于其中的恶意电路。硅后硬件木马检测方法包括破坏性和非破坏性两种，其中非破坏性硅后检测方法又分为在线检测和离线检测两类。离线检测方法本文档来自技高网...

【技术保护点】
1.一种基于难测路径选择的集成电路检测方法，其特征在于，包括：步骤1、获取待测集成电路，根据该待测集成电路中逻辑门的逻辑及连接顺序，确定该待测集成电路中每一个逻辑门输出特定逻辑值的输出概率；步骤2、根据该输出概率，得到该待测集成电路每一条传播路径的逻辑值跳变传播概率，并寻找低于预设值的该逻辑值跳变传播概率对应的传播路径作为待选路径；步骤3、生成测试向量，并判断该测试向量是否能将一个逻辑值跳变从该待选路径的输入端向输出端传输，若是，则将该待选路径作为难测路径，用于检测硬件木马，否则，则删除该待选路径。

【技术特征摘要】
1.一种基于难测路径选择的集成电路检测方法，其特征在于，包括：步骤1、获取待测集成电路，根据该待测集成电路中逻辑门的逻辑及连接顺序，确定该待测集成电路中每一个逻辑门输出特定逻辑值的输出概率；步骤2、根据该输出概率，得到该待测集成电路每一条传播路径的逻辑值跳变传播概率，并寻找低于预设值的该逻辑值跳变传播概率对应的传播路径作为待选路径；步骤3、生成测试向量，并判断该测试向量是否能将一个逻辑值跳变从该待选路径的输入端向输出端传输，若是，则将该待选路径作为难测路径，用于检测硬件木马，否则，则删除该待选路径。2.如权利要求1所述的基于难测路径选择的集成电路检测方法，其特征在于，该特定逻辑值为0或1。3.如权利要求2所述的基于难测路径选择的集成电路检测方法，其特征在于，该步骤1还包括：步骤11、将随机向量输入至该待测集成电路的输入端，并向该待测集成电路的输出端进行逻辑计算，以得到该待测集成电路中每一条连线的逻辑值；步骤12、根据下式，计算该待测集成电路中每一条连线输出该特定逻辑值的动态概率；其中，Pd(i)为第i条连线的动态概率，n为该随机向量的总数，n1(i)指在n个随机向量输入下，连线i的逻辑值为该特定逻辑值的向量个数；步骤13、设该特定逻辑值输入至该待测集成电路输入端的静态概率为0.5，以向该待测集成电路的输出端进行逻辑概率计算，得到该待测集成电路中每一条连线输出该特定逻辑值的静态概率；步骤14、根据该动态概率和校准函数对该静态概率进行校准，得到该待测集成电路中每一条连线输出该特定逻辑值的校准概率，并将该校准概率作为该输出概率。4.如权利要求1或3所述的基于难测路径选择的集成电路检测方法，其特征在于，步骤2中寻找该待选路径的过程具体包括：以该待测集成电路的输出逻辑门为起点，向输入端方向寻找，选择该逻辑值跳变传播概率最小的输入连线作为跳边沿传输端，并以输出该输入连线的逻辑门作为新的起点继续向输入端方向寻找，直到到达该待测集成电路的输入端，一条待选路径寻找结束。5.如权利要求3所述的基于难测路径选择的集成电路检测方法，其特征在于，步骤14中该校准函数包括：算术平均函数、几何平均函数、调和平均函数。...

【专利技术属性】
技术研发人员：叶靖，井鹏飞，李晓维，李华伟，胡瑜，赵鑫，王莉菲，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：北京,11