一种采用2T2R混合结构的物理不可克隆函数电路制造技术

本发明专利技术公开了一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，每个PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，第一忆阻器的一端为PUF单元的位线端，第一忆阻器的另一端和第一NMOS管的漏极连接，第二忆阻器的一端为PUF单元的反相位线端，第二忆阻器的另一端和第二NMOS管的漏极连接，第一NMOS管的栅极和第二NMOS管的栅极连接且其连接端为PUF单元的字线端，第一NMOS管的源极和第二NMOS管的源极均接地；优点是硬件误码率低、且密度高。

【技术实现步骤摘要】
一种采用2T2R混合结构的物理不可克隆函数电路
本专利技术涉及一种物理不可克隆函数电路，尤其是涉及一种采用2T2R混合结构的物理不可克隆函数电路。
技术介绍
随着物联网(IoT)技术的飞速发展，无处不在的物联网端点设备包括可穿戴设备、家用电器和各种传感器，这些物联网端点设备终端的安全性已经引起广泛关注。在高级别安全应用中，需要高达15Kb的密钥长度和复杂的加密算法，如椭圆曲线加密(ECC)和RSA算法。其中，安全密钥的生成和存储过程必须满足以下条件：确保密钥不可预测和唯一的随机源，以及可靠地存储密钥的受保护存储器。物理不可克隆函数(PhysicalUnclonableFunctions，PUF)是安全领域的“DNA特征识别技术”，具有唯一性、随机性和不可克隆性，其通过提取制造过程中无法避免引入的工艺偏差，产生无限多个并且特有的密钥。它能够解决上述识别(ID)和加密密钥生成的要求。在CMOS工艺中，基于传播延迟的PUF电路，如环形振荡器和SRAM的阈值电压等，在最先进制造工艺下PUF输出数据，容易在电压-温度-老化等条件下数据发生变化，从而导致较大的误码率(BitErrorRate,BER)。同时，基于SRAM的PUF可以为所需的BER规范提供了最佳的面积效率，但是物联网端点受到高度区域限制，因此由SRAM实现的长密钥会带来较大面积开销，使得PUF密度降低。华盛顿大学的YingSu等研究人员在0.13μm工艺下实现有效长度为128位、功耗效率为1.6pJ/bit、稳定性达到96％的SRAM-PUF硬件指纹电路。但是，上述这些物理不可克隆函数电路均存在误码率高，单比特面积大等问题。
技术实现思路
本专利技术所要解决的技术问题是提供一种硬件误码率低、且密度高的采用2T2R混合结构的物理不可克隆函数电路。本专利技术解决上述技术问题所采用的技术方案为：一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。所述的差分放大器阵列由32个差分放大器单元组成，每个所述的差分放大器单元分别具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，32个所述的差分放大器单元的第一控制端连接且其连接端为所述的差分放大器阵列的第一控制端，32个所述的差分放大器单元的第二控制端连接且其连接端为所述的差分放大器阵列的第二控制端，32个所述的差分放大器单元的第三控制端连接且其连接端为所述的差分放大器阵列的第三控制端，32个所述的差分放大器单元的第一输入端连接且其连接端为所述的差分放大器阵列的第一输入端，32个所述的差分放大器单元的第二输入端连接且其连接端为所述的差分放大器阵列的第二输入端，第p个所述的差分放大器单元的第三输入端为所述的差分放大器阵列的32位并行数据输入端的第p位，第p个所述的差分放大器单元的第四输入端为所述的差分放大器阵列的32位反相并行数据输入端的第p位，第p个所述的差分放大器单元的输出端为所述的差分放大器阵列的32位并行数据输出端的第p位，第p个所述的差分放大器单元的反相输出端为所述的差分放大器阵列的32位反相并行数据输出端的第p位，p＝1，2，…，32。每个所述的差分放大器单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极为所述的差分放大器单元的第一控制端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第二PMOS管的栅极、所述的第五NMOS管的栅极、所述的第三PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四PMOS管的漏极、所述的第八NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第四PMOS管的栅极为所述的差分放大器单元的第二控制端，所述的第三NMOS管的栅极和所述的第八NMOS管的栅极连接且其连本文档来自技高网...

【技术保护点】
1.一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。...

【技术特征摘要】
1.一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。2.根据权利要求1所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于所述的差分放大器阵列由32个差分放大器单元组成，每个所述的差分放大器单元分别具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，32个所述的差分放大器单元的第一控制端连接且其连接端为所述的差分放大器阵列的第一控制端，32个所述的差分放大器单元的第二控制端连接且其连接端为所述的差分放大器阵列的第二控制端，32个所述的差分放大器单元的第三控制端连接且其连接端为所述的差分放大器阵列的第三控制端，32个所述的差分放大器单元的第一输入端连接且其连接端为所述的差分放大器阵列的第一输入端，32个所述的差分放大器单元的第二输入端连接且其连接端为所述的差分放大器阵列的第二输入端，第p个所述的差分放大器单元的第三输入端为所述的差分放大器阵列的32位并行数据输入端的第p位，第p个所述的差分放大器单元的第四输入端为所述的差分放大器阵列的32位反相并行数据输入端的第p位，第p个所述的差分放大器单元的输出端为所述的差分放大器阵列的32位并行数据输出端的第p位，第p个所述的差分放大器单元的反相输出端为所述的差分放大器阵列的32位反相并行数据输出端的第p位，p＝1，2，…，32。3.根据权利要求2所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于每个所述的差分放大器单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极为所述的差分放大器单元的第一控制端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第二PMOS管的栅极、所述的第五NMOS管的栅极、所述的第三PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四PMOS管的漏极、所述的第八NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第四PMOS管的栅极为所述的差分放大器单元的第二控制端，所述的第三NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的差分放大器单元的第二输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接且其连接端为所述的差分放大器单元的第三输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的差分放大器单元的第一输入端，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极、所述的第七NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的栅极为所述的差分放大器单元的第三控制端，所述的第六NMOS管的源极接地，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接且其连接端为所述的差分放大器单元的第四输入端，所述的第九NMOS管的源极接地，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接且其连接端为所述的差分放大器单元的输出端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接且其连接端为所述的差分放大器单元的反相输出端。4.根据权利要求1所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于所述的驱动译码电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第三二输入与非门、第四二输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、32个译码器输出电路和32个驱动电路；每个所述的译码器输出电路分别具有第一输入端、第二输入端、第三输入端和输出端，每个所述的驱动电路分别具有输入端、使能端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第三二输入与非门、所述的第四二输入与非门、所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门和所述的第十二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的驱动译码电路的时钟端；所述的第五D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第1位；所述的第六D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第2位；所述的第三D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第3位；所述的第四D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第4位；所述的第一D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第5位；所述的第二D触发器的输入端和32个所述的驱动电路的使能端连接且其连接端为所述的驱动译码电路的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入...

【专利技术属性】
技术研发人员：张会红，陈鑫辉，潘钊，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江,33