集成电路中的屏蔽制造技术

在第一方面，本发明专利技术涉及一种集成电路，包括：i.主衬底(100)；ii.可任选地，覆盖主衬底(100)的第一层(200)，该第一层(200)可任选地包括第一晶体管(210)；iii.覆盖主衬底(100)和第一层(200)(若存在)的第二层(500)，该第二层(500)包括第二晶体管(510)；以及iv.屏蔽第二晶体管(510)免受电磁场影响的电磁屏蔽结构(600)，包括：‑底部(610，611)，所述底部在第二晶体管(510)下面，并且被包括在主衬底(100)、第一层(200)(若存在)或第二层(500)中，‑横向定界第二晶体管(510)的一个或多个侧面(620，621，622)，以及‑可任选地，覆盖第二晶体管(510)的顶部(630)；其中底部(610，611)、一个或多个侧面(620，621，622)中的每一者、以及(若存在)顶部(630)各自包括独立地由或导电材料或富陷阱材料组成的至少一个屏蔽元件。

【技术实现步骤摘要】
集成电路中的屏蔽
本专利技术涉及集成电路的领域并且尤其涉及包括电磁屏蔽晶体管的集成电路。专利技术背景在集成电路中，例如，由于与周围部件(例如，其它半导体器件，诸如其它晶体管或衬底)的干扰，晶体管中经常存在不期望的信号损失或非线性。这在使用顺序或单片3D半导体处理时是尤其相关的，顺序或单片3D半导体处理是一种技术，其中允许射频(RF)器件与先进的互补金属氧化物半导体(CMOS)器件的共整合。RF器件经常被集成到先进CMOS顶部。例如，在将先进CMOS处理至高达中部制程(MOL)或后端制程(BEOL)之后，通过使用层转移和后续处理，将RF器件堆叠在CMOS的顶部。这允许通过将大型RF器件移动到顶层来降低半导体器件的密度，并且同时允许优化RF器件，这需要与底部CMOS非常不同的处理。无论如何，可能与底层器件和/或衬底一起发生的不希望的信号损失和耦合仍然存在，并且甚至可能随着干扰源现在相对于2D更面向3D而增加。因此，在技术上仍然需要改进上面提到的一些或全部问题。
技术实现思路
本专利技术的目的是为了在集成电路中提供晶体管的良好电磁屏蔽。通过根据本专利技术的器件和方法来完成上述目标。本专利技本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：i.主衬底(100)；ii.可任选地，覆盖所述主衬底(100)的第一层(200)，所述第一层(200)可任选地包括第一晶体管(210)；iii.覆盖所述主衬底(100)和所述第一层(200)，若存在，的第二层(500)，所述第二层(500)包括第二晶体管(510)；以及iv.屏蔽所述第二晶体管(510)免受电磁场影响的电磁屏蔽结构(600)，包括：‑底部(610，611)，所述底部在所述第二晶体管(510)下面，并且被包括在所述主衬底(100)、所述第一层(200)，若存在，或所述第二层(500)中，‑横向定界所述第二晶体管(510)的一个或多个侧面(620，621，6...

【技术特征摘要】
2017.09.21 EP 17192391.51.一种集成电路，包括：i.主衬底(100)；ii.可任选地，覆盖所述主衬底(100)的第一层(200)，所述第一层(200)可任选地包括第一晶体管(210)；iii.覆盖所述主衬底(100)和所述第一层(200)，若存在，的第二层(500)，所述第二层(500)包括第二晶体管(510)；以及iv.屏蔽所述第二晶体管(510)免受电磁场影响的电磁屏蔽结构(600)，包括：-底部(610，611)，所述底部在所述第二晶体管(510)下面，并且被包括在所述主衬底(100)、所述第一层(200)，若存在，或所述第二层(500)中，-横向定界所述第二晶体管(510)的一个或多个侧面(620，621，622)，以及-可任选地，覆盖所述第二晶体管(510)的顶部(630)；其中所述底部(610，611)、所述一个或多个侧面(620，621，622)中的每一者、以及，若存在，所述顶部(630)，各自包括独立地由或导电材料或富陷阱材料组成的至少一个屏蔽元件。2.如权利要求1所述的集成电路，其特征在于，所述导电材料具有至少1×105S/m的电导率，和/或其中所述富陷阱材料具有至少1022cm-3的陷阱密度。3.如权利要求1或权利要求2所述的集成电路，其特征在于，所述屏蔽元件中的每一者独立地选自片和线。4.如权利要求2或权利要求3所述的集成电路，其特征在于，所述一个或多个侧面(620，621，622)中的每一者是由多个所述屏蔽元件形成的实体。5.如权利要求4所述的集成电路，其特征在于，两个平行的屏蔽元件之间的距离(d)是从10nm到1μm。6.如权利要求3到5中任一项所述的集成电路，其特征在于，所述顶部(610，611)以及，若存在，所述顶部(630)中的每一者由片形成。7.如前述权利要求中任一项所述的集成电路，其特征在于，以下各项中的多个并且优选地全部：-所述底部(610，611)，-所述一个或多个侧面(620，621，622)，以及-若存在，所述顶部(630)，是电耦合的。8.如前述权利要求中任一项所述的集成电路，其特征在于，所述电磁屏蔽结构(600)接地。9.如前述权利要求中任一项所述的集成电路，其特征在于，所述第二晶体管(510)与以下中的每一者之间的距离：-所述底部(610，611)，-所述侧面(620，621，622)，以及-若存在，所述顶部(630)，小于10μm。10.如前述权利要求中任一项所述的集成电路，其特征在于，所述第二晶体管(510)被适配成用于射频、逻辑或混合信号应用。11.如权利要求10所述的集成电路，其特征在于，所述第二晶体管...

【专利技术属性】
技术研发人员：N·科莱尔特，B·帕瓦斯，B·W·M·范利普德，
申请(专利权)人：IMEC非营利协会，布鲁塞尔自由大学，
类型：发明
国别省市：比利时,BE