抗双节点翻转的D锁存器制造技术

抗双节点翻转的D锁存器，属于集成电路可靠性中的抗核加固领域。解决了现有的锁存器所需硬件多、面积大、功耗高、传播延时时间长、抗双节点翻转的能力差以及无法实现对双节点翻转的容错的问题。本发明专利技术包括20个NMOS晶体管N1至N20、12个PMOS晶体管P1至P12，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明专利技术特别适用于在航空航天、宇航飞行、核电站等具有核辐射效应中。

【技术实现步骤摘要】
抗双节点翻转的D锁存器
本专利技术属于集成电路可靠性中的抗核加固领域。
技术介绍
D锁存器被广泛的应用于各种数字集成电路中，如译码器以及时序控制电路等。但是，由于锁存器具有保存信息的功能，因此，辐射粒子将会改变其保存的信息，从而导致电子系统的错误。现有的锁存器一般使用三模冗余甚至更多模冗余的方式，来实现抵抗外界辐射粒子的干扰，但是，其所需硬件多(高达102个晶体管)、面积大、功耗高、传播延时时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错，因此，以上问题亟需解决。
技术实现思路
本专利技术是为了解决现有的锁存器所需硬件多、面积大、功耗高、传播延时时间长、抗双节点翻转的能力差以及无法实现对双节点翻转的容错的问题，本专利技术提供了一种新型的抗双节点翻转的D锁存器。抗双节点翻转的D锁存器，包括20个NMOS晶体管N1至N20、12个PMOS晶体管P1至P12；晶体管P1至P6的源极均连接供电电源；晶体管N1至N6的源极均接电源地；晶体管P1的漏极、晶体管P7的源极、晶体管P6的栅极、以及晶体管N17、N19的栅极同时连接后，作为节点X6；晶体管P1的本文档来自技高网...

【技术保护点】
1.抗双节点翻转的D锁存器，其特征在于，包括20个NMOS晶体管N1至N20、12个PMOS晶体管P1至P12；晶体管P1至P6的源极均连接供电电源；晶体管N1至N6的源极均接电源地；晶体管P1的漏极、晶体管P7的源极、晶体管P6的栅极、以及晶体管N17、N19的栅极同时连接后，作为节点X6；晶体管P1的栅极、晶体管N18的栅极、晶体管N20的栅极、晶体管P6的漏极和晶体管P8的源极同时连接后，作为节点X5；晶体管P7的栅极、晶体管N17的源极、晶体管N2的漏极和晶体管P3的栅极同时连接后，作为节点X1；晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的栅极作为节点X4，晶体管N7的源极与晶...

【技术特征摘要】
1.抗双节点翻转的D锁存器，其特征在于，包括20个NMOS晶体管N1至N20、12个PMOS晶体管P1至P12；晶体管P1至P6的源极均连接供电电源；晶体管N1至N6的源极均接电源地；晶体管P1的漏极、晶体管P7的源极、晶体管P6的栅极、以及晶体管N17、N19的栅极同时连接后，作为节点X6；晶体管P1的栅极、晶体管N18的栅极、晶体管N20的栅极、晶体管P6的漏极和晶体管P8的源极同时连接后，作为节点X5；晶体管P7的栅极、晶体管N17的源极、晶体管N2的漏极和晶体管P3的栅极同时连接后，作为节点X1；晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的栅极作为节点X4，晶体管N7的源极与晶体管N1的漏极连接，晶体管N1的栅极作为节点X2；晶体管P2的栅极、晶体管N20的源极、晶体管P8的栅极、晶体管N5的漏极和晶体管N4栅极同时连接后，作为节点X4；晶体管P2的漏极与晶体管N17的漏极连接，晶体管N2的漏极与晶体管N5的栅极连接，晶体管N2的栅极、晶体管N18的源极、晶体管N3的漏极和晶体管P4的栅极同时连接后，作为节点X2；晶体管P3的漏极与晶体管N18的漏极连接，晶体管N3的栅极、晶体管N19的源极、晶体管N4的漏极和晶体管P5的栅极同时连接后，作为节点X3；晶体管P4的漏极与晶体管N19的漏极连接；晶体管P5的漏极与晶体管N20的漏极连接；晶体管P8的漏极与晶体管N8的漏极连接；晶体管N8的源极与晶体管N6的漏极连接；晶体管N8的栅极作为节点X1；晶体管N6的栅极作为节点X3；晶体管N10至N13的源极分别作为节点X1至X4；晶体管N9至N13的栅极、以及晶体管P11的栅极同时连接后，作为锁存器时钟信号CLK的输入端；晶体管N10的漏极、晶体管N12的漏极、晶体管P12的源极和晶体管N9的漏极同时连接后，作为锁存器数据信号D的输入端；晶体管N11的漏极和晶体管N13的漏极连接后，作为锁存器数据信号DN的输入端；晶体管P9的源极接供电电源；晶体管P9的栅极和晶体管N15的栅极连接后，作为节点X4；晶体管P9的漏极与晶体管P10的源极连接；晶体管P10的栅极与晶体管N16的漏极连接后，作为节点X2；晶体管P10的漏极与晶体管P11的源极连接；晶体管P11的漏极、晶体管N14的漏极、晶体管P12的漏极和晶体管N9的源极同时连接后，作为锁存器输出信号Q的输出端；晶体管N14的栅极与晶体管P12的栅极连接后，作为锁存器时钟信号CLKN的输入端；晶体管N14的源极与晶体管N15的漏极连接，晶体管N15的源极与晶体管N16的漏极连接，晶体管N16的源极接电源地；锁存器数据信号D的输入端接收的数据信号D与锁存器数据信号DN的输入端接收的数据信号DN相反，锁存器时钟信号CLKN的输入端接收的时钟信号CLKN和锁存器时钟信号CLK的输入端接收的时钟信号CLK相反。2.根据权利要求1所述的抗双节点翻转的D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。3.根据权利要求1或2所述的抗双节点翻转的D锁存器，其特征在于，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6；锁存器锁存高...

【专利技术属性】
技术研发人员：郭靖，朱磊，
申请(专利权)人：中北大学，齐齐哈尔大学，
类型：发明
国别省市：山西,14