【技术实现步骤摘要】
一种用于并行数据存储的超导高速缓冲存储器
本专利技术涉及超导电路设计领域，特别是涉及一种用于并行数据存储的超导高速缓冲存储器。
技术介绍
超导单磁通量子(singlefluxquantum，SFQ)电路，包含超导快速单磁通量子(rapidsinglefluxquantum，RSFQ)、低压超导快速单磁通量子(lowvoltage-rapidsinglefluxquantum，LV-RSFQ)、节能超导快速单磁通量子(energy-efficientrapidsinglefluxquantum，ERSFQ)、互向量子逻辑(reciprocalquantumlogic，RQL)、绝热量子通量参数(adiabaticquantumfluxparametron，AQFP)等利用SFQ为数据载体的超导集成电路，由于其速度和功耗等性能指标都远远优于半导体CMOS电路，因而成为下一代高性能计算所需数字电路技术的有力备选方案。众所周知，在冯诺依曼架构下要实现高性能计算，除了CPU，最重要的部分就是存储器。考虑到CPU和存储器，特别是和高速缓冲存储器(Cache)之间的高速数据交换，超导数字计算技术中的存储器就需要能在超导CPU所在低温温区(4K之下)稳定地工作。目前实现低温存储器的主流方案有三种：第一种就是采用CMOS存储电路，但是由于CMOS电路的信号形式为伏级电平，而超导CPU采用的SFQ电路的信号形式为微伏级的脉冲，所以需要引入具有极高放大倍数和极大带宽的接口电路以实现二者之间的数据交换，设计难度非常大；第二种采用的是超导体/铁磁体/超导体约瑟夫森结(SFS)作为单...
【技术保护点】
1.一种用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器包括：存储阵列，包括M个并行设置的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号，清除所述N位存储单元中指定清除位中存储的数据；在写入操作期间，基于写入控制信号，将输入数据写入所述N位存储单元中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；清除写入地址译码器，连接于M个所述N位存储单元，用于在清除操作期间，基于时钟信号、清除信号和清除地址信号，产生所述清除控制信号以输出；在写入操作期间，基于时钟信号、写入信号和写入地址信号，产生输入控制信号和所述写入控制信号以输出；数据输入缓冲门，连接于所述清除写入地址译码器和M个所述N位存储单元之间，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至所述N位存储单元；数据输出地址译码器，用于在读出操作期间，基于时钟信号、读出信号和读出地址信号，产生所述读出控制信号以输出；数据输出控制门，连接于所述数据输出地址译码器和M个所述N位存储单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储...
【技术特征摘要】
1.一种用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器包括：存储阵列，包括M个并行设置的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号，清除所述N位存储单元中指定清除位中存储的数据；在写入操作期间，基于写入控制信号，将输入数据写入所述N位存储单元中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；清除写入地址译码器，连接于M个所述N位存储单元，用于在清除操作期间，基于时钟信号、清除信号和清除地址信号，产生所述清除控制信号以输出；在写入操作期间，基于时钟信号、写入信号和写入地址信号，产生输入控制信号和所述写入控制信号以输出；数据输入缓冲门，连接于所述清除写入地址译码器和M个所述N位存储单元之间，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至所述N位存储单元；数据输出地址译码器，用于在读出操作期间，基于时钟信号、读出信号和读出地址信号，产生所述读出控制信号以输出；数据输出控制门，连接于所述数据输出地址译码器和M个所述N位存储单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。2.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述N位存储单元包括：N个串行设置的触发器，用于存储N位数据；时钟输入器，连接于N个所述触发器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号分别输入至N个所述触发器；选择处理器，连接于第一个所述触发器和第N个所述触发器之间，并与N个所述触发器构成一移位回路，以基于所述时钟信号进行移位操作；在清除操作期间，基于所述清除控制信号，从N个所述触发器中选出与所述指定清除位对应的指定清除触发器，并在下一次移位操作时，清除所述指定清除触发器中存储的数据；在写入操作期间，基于所述写入控制信号，从N个所述触发器中选出与所述指定写入位对应的指定写入触发器，并在下一次移位操作时，将所述输入数据写入所述指定写入触发器。3.根据权利要求2所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述选择处理器包括：连接于第N个所述触发器的非破坏读出逻辑门，及连接于所述非破坏读出逻辑门和第一个所述触发器之间的汇流缓冲逻辑门。4.根据权利要求2所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器还包括：一时钟信号控制单元，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；并在清除操作结束后、写入操作结束后或读出操作结束后，产生一时钟控制信号，以控制所述时钟输入器进行清零操作。5.根据权利要求4所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述时钟信号控制单元包括：输入控制器，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；时钟个数检测器，连接于所述输入控制器和所述时钟输入器之间，用于在清除操作期间、写入操作期间或读出操作期间，对输入至所述时钟输入器的所述时钟信号的个数进行检测，并在所述时钟信号的输入个数达到N个时，产生所述时钟控制信号。6.根据权利要求5所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述时钟个数检测器包括：j个串行设置的分频时序逻辑门，其中第一个至第j个所述分频时序逻辑门的有效输出端根据(N-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中j为(N-1)所对应的二进制位数。7.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除写入地址译码器包括：清除/写入地址选择单元，包括N条清除/写入地址选择通路，用于在清除操作期间，基于所述清除地址信号，从N条所述清除/写入地址选择通路中选出与所述清除地址信号对应的一条清除/写入地址选择通路，以作为预清除地址通路，并通过所述预清除地址通路输出所述时钟信号；在写入操作期间，基于所述写入地址信号，从N条所述清除/写入地址选择通路中选出与所述写入地址信号对应的一条清除/写入地址选择通路，以作为预写入地址通路，并通过所述预写入地址通路输出所述时钟信号；其中，N＝2i，i为所述清除地址信号的二进制位数或所述写入地址信号的二进制位数，且为不小于1的整数；清除/写入时钟个数检测单元，包括N个并行设置的清除/写入时钟检测器，与N条所述清除/写入地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在清除操作期间，与所述预清除地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述清除地址信号对应的十进制数字相等时，产生一预清除控制信号以输出；在写入操作期间，与所述预写入地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述写入地址信号对应的十进制数字相等时，产生一预写入控制信号以输出；清除/写入控制信号产生单元，连接于N个所述清除/写入时钟检测器，用于在清除操作期间，基于所述预清除控制信号，产生所述清除控制信号；在写入操作期间，基于所述预写入控制信号，产生所述输入控制信号和所述写入控制信号；清除/写入信号单元，连接于所述清除/写入地址选择单元，用于在清除操作期间或写入操作期间，基于所述清除信号或所述写入信号，将所述时钟信号输入至所述清除/写入地址选择单元中。8.根据权利要求7所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入地址选择单元包括：呈i级满二叉树状排布的(2i+1-2)个清除/写入地址分配器，并且每一级的连接节点处均设置有清除/写入连接器，第一级中所述清除/写入地址分配器的个数为2个，并且通过一个所述清除/写入连接器连接，以形成N条清除/写入地址选择通...
【专利技术属性】
技术研发人员：许婉宁，任洁，应利良，王镇，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海,31
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