应用FPGA的嵌入式实时操作系统时间性能测试方法技术方案

本发明专利技术属于软件测评技术领域，具体涉及一种应用FPGA的嵌入式实时操作系统时间性能测试方法。为准确测量嵌入式实时操作系统的时间性能指标，本发明专利技术提供了一种嵌入式操作系统时间性能测量方法，包括步骤：FPGA触发激励信号及测量参数配置，目标机上时间性能测试程序运行，FPGA接收响应信号，FPGA计算时间间隔，时间间隔数据存储和数据据转发至上位机，上位机进行时间性能分析。本发明专利技术技术方案采用FPGA测量与目标机测试功能相结合的测试方法，将计时功能与外部激励由FPGA实现，减少测试程序中的系统调用，减小信号延迟时间，提高了嵌入式实时操作系统时间性能测试的灵活性。

【技术实现步骤摘要】
应用FPGA的嵌入式实时操作系统时间性能测试方法
本专利技术属于软件测评
，具体涉及一种应用FPGA的嵌入式实时操作系统时间性能测试方法。
技术介绍
嵌入式实时操作系统是对实时性有严格要求的专用计算机操作系统，其实时性体现在时间性能和运行时间的确定性。任务切换时间、中断响应时间、任务抢占时间、信号量延迟时间是反映嵌入式操作系统时间性能的重要指标。嵌入式实时操作系统时间性能测试的方法有基准测试法、硬件法。基准测试法，其通过定义一系列的性能基准测试程序，依据RTOS自身时基获取的时间数据，如RhealStone、进程分派延迟时间法、Hartstone方法、Lmbench方法，该类方法比较快捷，但是基准测试程序中频繁的系统调度也使得大量CPU时间被占用，影响测试精度。硬件法主要是利用示波器、逻辑分析仪等嵌入式开发辅助设备与测试程序结合对系统进行时间性能测试，但是辅助设备只负责获取测量时间，灵活性差。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是：如何提出一种应用FPGA的嵌入式实时操作系统时间性能测试方法，以减少测试程序的系统调用，减少信号延迟时间，提高测试精度，增加测试的灵活性。(二)技术方案为解决上述技术问题，本专利技术提供一种应用FPGA的嵌入式实时操作系统时间性能测试方法，所述时间性能测试方法基于时间性能测试系统来实施，所述时间性能测试系统分为FPGA模块和被测端模块；所述FPGA模块包括：工作指令信号生成模块、第一时间记录模块、响应信号接收模块、第四时间记录模块、第一时间间隔运算模块、存储模块；所述被测端模块包括：工作任务执行模块响应信号生成模块；所述时间性能测试方法包括如下步骤：步骤1：所述工作指令信号生成模块向目标机提供工作指令信号，第一时间记录模块记录下发出工作指令信号时的第一时间，作为时间测量起始点；步骤2：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，工作任务完成后，响应信号生成模块生成响应信号，并输出；步骤3：响应信号接收模块接收所述响应信号；步骤4：所述第四时间记录模块采用FPGA模块自身的时间基准进行计数，记录下所述响应信号的接收时间，即第四时间，作为时间测量终止点；步骤5：第一时间间隔运算模块对第一时间和第四时间之间的时间间隔进行运算，获得第一时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；步骤6：上位机对收到的时间间隔数据进行统计分析，获得时间性能测试结果。其中，所述时间性能测试方法适用于嵌入式实时操作系统的任务切换时间、信号量延迟时间、任务抢占时间，中断响应时间性能指标的测试。其中，所述步骤1中，所述工作指令信号包括：任务切换信号、任务抢占信号、中断信号。其中，所述FPGA模块还包括：第二时间间隔运算模块；所述被测端模块还包括：第二时间记录模块、第三时间记录模块；所述步骤2中包括：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，同时进行工作任务相关的时间测量，第二时间记录模块记录下开始执行工作任务时的第二时间，第三时间记录模块记录下执行工作任务完成时的第三时间，响应信号生成模块生成携带有所述第二时间和第三时间的响应信号，并输出；所述步骤4中包括：第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机。其中，所述步骤1包括如下步骤：步骤101：上位机配置工作指令信号的配置参数；步骤102：工作指令信号生成模块接收上位机的工作指令信号的配置参数；步骤103：工作指令信号生成模块根据配置参数输出相应的工作指令信号，并发送至目标机。其中，所述步骤2中：所述第二时间记录模块输出的第二时间以起始电平信号的形式输出，所述第三时间记录模块输出的第三时间以终止电平信号的形式输出。其中，所述步骤2中，所述起始电平信号和终止电平信号分别由第二时间记录模块和第三时间记录模块根据目标的是任务执行情况适时输出。其中，所述工作指令信号还包括计时激励信号；所述步骤2中，所述起始电平信号由第二时间记录模块受所述计时激励信号激励产生，所述终止电平信号由第三时间记录模块根据目标的是任务执行情况适时响应输出。其中，所述步骤4中，第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔的过程中，第二时间和第三时间分别为目标机适时输出的起始电平信号和终止电平信号，作为时间测量的起始点和终止点。其中，所述步骤4中，第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔的过程中，第二时间和第三时间分别为激励信号激励产生的起始电平信号和目标机适时响应输出的终止电平信号，作为时间测量的起始点和终止点。(三)有益效果与现有技术相比较，本专利技术对嵌入式实时操作系统时间性能测量，将外部激励与计时功能由FPGA实现，上位机实现数据统计分析，相比基准测试法，减少了测试过程的系统调用和信号延迟时间，提高了测试精度，相比硬件法提高了测试的灵活性。附图说明图1为本专利技术技术方案所提供的测试系统结构示意图。图2为本专利技术方案中应用FPGA的嵌入式实时操作系统时间性能指标测试方法流程图。图3为本专利技术方案中任务切换时间性能指标目标机测试程序流程图。具体实施方式为使本专利技术的目的、内容、和优点更加清楚，下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。为解决现有技术问题，本专利技术提供一种应用FPGA的嵌入式实时操作系统时间性能测试方法，如图1-图3所示，所述时间性能测试方法基于时间性能测试系统来实施，所述时间性能测试系统分为FPGA模块和被测端模块；所述FPGA模块包括：工作指令信号生成模块、第一时间记录模块、响应信号接收模块、第四时间记录模块、第一时间间隔运算模块、存储模块；所述被测端模块包括：工作任务执行模块响应信号生成模块；所述时间性能测试方法包括如下步骤：步骤1：所述工作指令信号生成模块向目标机提供工作指令信号，第一时间记录模块记录下发出工作指令信号时的第一时间，作为时间测量起始点；步骤2：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，工作任务完成后，响应信号生成模块生成响应信号，并输出；步骤3：响应信号接收模块接收所述响应信号；步骤4：所述第四时间记录模块采用FPGA模块自身的时间基准进行计数，记录下所述响应信号的接收时间，即第四时间，作为时间测量终止点；步骤5：第一时间间隔运算模块对第一时间和第四时间之间的时间间隔进行运算，获得第一时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；步骤6：上位机对收到的时间间隔数据进行统计分析，获得时间性能测试结果。其中，所述时间性能测试方法适用于嵌入式实时操作系统的任务切换时间、信号量延迟时间、任务抢占时间，中断响应时间性能指标的测试。其中，所述步骤1中，所述工作指令信号包括：任务切换信号、任务抢占信号、中断信号。其中，所述FPGA模块还包括：第二时间间隔运算模块；所述被测端模块还包括：第二时间记录模块、第三时间记录模块；所述步骤2中包括：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务本文档来自技高网...

【技术保护点】
1.一种应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述时间性能测试方法基于时间性能测试系统来实施，所述时间性能测试系统分为FPGA模块和被测端模块；所述FPGA模块包括：工作指令信号生成模块、第一时间记录模块、响应信号接收模块、第四时间记录模块、第一时间间隔运算模块、存储模块；所述被测端模块包括：工作任务执行模块响应信号生成模块；所述时间性能测试方法包括如下步骤：步骤1：所述工作指令信号生成模块向目标机提供工作指令信号，第一时间记录模块记录下发出工作指令信号时的第一时间，作为时间测量起始点；步骤2：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，工作任务完成后，响应信号生成模块生成响应信号，并输出；步骤3：响应信号接收模块接收所述响应信号；步骤4：所述第四时间记录模块采用FPGA模块自身的时间基准进行计数，记录下所述响应信号的接收时间，即第四时间，作为时间测量终止点；步骤5：第一时间间隔运算模块对第一时间和第四时间之间的时间间隔进行运算，获得第一时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；步骤6：上位机对收到的时间间隔数据进行统计分析，获得时间性能测试结果。...

【技术特征摘要】
1.一种应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述时间性能测试方法基于时间性能测试系统来实施，所述时间性能测试系统分为FPGA模块和被测端模块；所述FPGA模块包括：工作指令信号生成模块、第一时间记录模块、响应信号接收模块、第四时间记录模块、第一时间间隔运算模块、存储模块；所述被测端模块包括：工作任务执行模块响应信号生成模块；所述时间性能测试方法包括如下步骤：步骤1：所述工作指令信号生成模块向目标机提供工作指令信号，第一时间记录模块记录下发出工作指令信号时的第一时间，作为时间测量起始点；步骤2：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，工作任务完成后，响应信号生成模块生成响应信号，并输出；步骤3：响应信号接收模块接收所述响应信号；步骤4：所述第四时间记录模块采用FPGA模块自身的时间基准进行计数，记录下所述响应信号的接收时间，即第四时间，作为时间测量终止点；步骤5：第一时间间隔运算模块对第一时间和第四时间之间的时间间隔进行运算，获得第一时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；步骤6：上位机对收到的时间间隔数据进行统计分析，获得时间性能测试结果。2.如权利要求1所述的应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述时间性能测试方法适用于嵌入式实时操作系统的任务切换时间、信号量延迟时间、任务抢占时间，中断响应时间性能指标的测试。3.如权利要求1所述的应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述步骤1中，所述工作指令信号包括：任务切换信号、任务抢占信号、中断信号。4.如权利要求1所述的应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述FPGA模块还包括：第二时间间隔运算模块；所述被测端模块还包括：第二时间记录模块、第三时间记录模块；所述步骤2中包括：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，同时进行工作任务相关的时间测量，第二时间记录模块记录下开始执行工作任务时的第二时间，第三时间记录模块记录下执行工作任务完成时的第...

【专利技术属性】
技术研发人员：刘博，闫腾，杨艳丹，盛凯南，王洋，王欣，宋志强，陈建任，韩强，何霄霏，李显坤，王一晶，刘胤龙，王婷婷，
申请(专利权)人：北京京航计算通讯研究所，
类型：发明
国别省市：北京,11