The decoding circuit of quasi-cyclic low-density parity-check codes and the decoding method of quasi-cyclic low-density parity-check codes. The decoding method is applied to one check matrix and multi-stroke data transmission. The check matrix contains N sub-matrices. The decoding method uses w (w)
【技术实现步骤摘要】
准循环低密度奇偶校验码的解码电路及其方法
本专利技术是关于低密度奇偶校验码，尤其是关于准循环低密度奇偶校验(Quasi-CyclicLow-DensityParity-Check)码的解码电路及其方法。
技术介绍
低密度奇偶校验(Low-DensityParity-Check,LDPC)码常用于通讯系统以提高资料的传输正确率。传送端会将要传输的原始资料与生成矩阵(Generatematrix，Gmatrix)相乘，产生比原始资料还长的传送资料。接收端根据校验矩阵(Checkmatrix，Hmatrix)对传送资料进行解码来修正传送资料，以回复原始资料。实作上，接收端是利用迭代运算来对传送资料进行解码，由此可知，低密度奇偶校验码的解码运算涉及大量的计算，因此如何兼顾电路成本及运算效能成为本领域的重要课题。
技术实现思路
鉴于先前技术的不足，本专利技术的一目的在于提供一种准循环低密度奇偶校验码的解码电路及其方法，以提高运算效能。本专利技术揭露一种准循环低密度奇偶校验码的解码电路，包含：一存储器，储存一校验矩阵与多笔传送资料，其中该校验矩阵包含N个子矩阵；w个解码单元，其中...
【技术保护点】
1.一种准循环低密度奇偶校验码的解码电路，包含：一存储器，储存一校验矩阵与多笔传送资料，其中该校验矩阵包含N个子矩阵；w个解码单元，其中w
【技术特征摘要】
1.一种准循环低密度奇偶校验码的解码电路，包含：一存储器，储存一校验矩阵与多笔传送资料，其中该校验矩阵包含N个子矩阵；w个解码单元，其中w<360；以及一控制器，耦接该存储器与该w个解码单元，其中该控制器依照下列顺序根据该校验矩阵将传送资料输入该w个解码单元进行解码：将对应于一第一子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码；以及解码完对应于该第一子矩阵的一第一区块的w笔传送资料后，将对应于一第二子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码。2.如权利要求1所述的解码电路，其特征在于，该控制器更包含：将对应于该第二子矩阵的该第一区块的w笔传送资料输入该w个解码单元进行解码前，不将对应于该第一子矩阵的其余(360-w)笔传送资料输入该w个解码单元进行解码。3.如权利要求1所述的解码电路，其特征在于，该控制器更包含：解码完对应于该N个子矩阵的N个第一区块的w*N笔传送资料后，将对应于该第一子矩阵的一第二区块的w笔传送资料输入该w个解码单元进行解码，其中该第二区块与该第一区块至少部分不重叠。4.如权利要求1所述的解码电路，其特征在于，w＝360×q/p，p与q为正整数，p与q互质，q/p<1，p是360的因数，该解...
【专利技术属性】
技术研发人员：顾育先，
申请(专利权)人：晨星半导体股份有限公司，
类型：发明
国别省市：中国台湾,71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。