一种基于FPGA的传输延时测试方法及装置制造方法及图纸

本发明专利技术提供了一种基于FPGA的传输延时测试方法及装置，通过两个周期不同的时钟模拟不断收紧的两个时钟相位，并由边沿同步检测单元确定两个时钟的有效时钟沿对齐的时刻，以及由信号接收确定单元确定快时钟采集不到慢时钟信号的时刻，然后根据由计数器在两个时钟有效时钟沿对齐至快时钟采集不到慢时钟信号的时间区间内所计得的数来计算两个时钟的相位差，再由计算得到的相位差结合慢时钟的周期来确定待测电路的传输延时，有效提升了传输延时测试的精确性，使得用户在FPGA应用时能够合理减少设计余量，可充分发挥FPGA芯片的使用性能。

A Test Method and Device for Transmission Delay Based on FPGA

The invention provides a transmission delay test method and device based on FPGA. Two clock phases are continuously tightened through two different cycles of clock simulation, and the effective clock alignment time of the two clocks is determined by the edge synchronization detection unit, and the time when the fast clock can not collect the slow clock signal is determined by the signal reception determination unit. Then, according to the counter, two clock phases are continuously tightened. The phase difference of two clocks is calculated by the number of effective clocks in the time interval from alignment to fast clocks, and then the transmission delay of the circuit to be measured is determined by the calculated phase difference combined with the period of slow clocks, which effectively improves the accuracy of transmission delay test, and enables users to reasonably reduce the design margin in the application of FPGA. Give full play to the performance of the FPGA chip.

【技术实现步骤摘要】
一种基于FPGA的传输延时测试方法及装置
本专利技术涉及通信
，尤其涉及一种基于FPGA的传输延时测试方法及装置。
技术介绍
现场可编程门阵列FPGA(FieldProgrammableGateArray)是一种半导体器件，内部包括了一些可重复编程的逻辑模块，主要包括了以下三个部分：可配置逻辑模块CLB(configurablelogicblock)，输入输出模块IOB(input/outputblock)和可编程互联线(programmableinterconnect)。FPGA是以硬件描述语言(如Verilog)进行电路设计，然后通过EDA软件生成包含所有可编程逻辑模块配置信息的位流文件，将此位流下载到FPGA内部的配置内存单元，完成对CLBs，IOBs和可编程互联线等的配置，是现代IC设计验证的技术主流。FPGA内部的每一个可编程逻辑模块，如CLB，IOB和可编程互联线等等，都会存在一段信号的传输延时，并且这些模块的延时会随FPGA芯片的制作工艺，工作电压，温度等的变化而变化，这导致了FPGA芯片内部信号的传输延时难以准确计算。EDA软件要将用户的设计转换成正确的FPGA本文档来自技高网...

【技术保护点】
1.一种基于FPGA的传输延时测试方法，其特征在于，所述基于FPGA的传输延时测试方法包括：通过第一时钟驱动第一D触发器进行低电平信号和高电平信号的交替输出，并通过第二时钟驱动第二D触发器进行所述第一D触发器所输出的信号的接收；所述第一时钟的周期为T1，所述第二时钟的周期为T2，所述T1大于T2；控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数；根据由所述计数器的计数所确定的所述第一时钟与所述第二时...

【技术特征摘要】
1.一种基于FPGA的传输延时测试方法，其特征在于，所述基于FPGA的传输延时测试方法包括：通过第一时钟驱动第一D触发器进行低电平信号和高电平信号的交替输出，并通过第二时钟驱动第二D触发器进行所述第一D触发器所输出的信号的接收；所述第一时钟的周期为T1，所述第二时钟的周期为T2，所述T1大于T2；控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数；根据由所述计数器的计数所确定的所述第一时钟与所述第二时钟的相位差以及所述T1，确定所述第一D触发器与所述第二D触发器之间的待测路径的待测传输延时。2.如权利要求1所述的传输延时测试方法，其特征在于，所述第一时钟、第二时钟、第一D触发器、第二D触发器、计数器、边沿检测单元以及信号接收确定单元集成在单块FPGA芯片中。3.如权利要求1所述的传输延时测试方法，其特征在于，所述边沿同步检测单元包括：第三D触发器、第四D触发器以及第五D触发器，所述第三D触发器和所述第四D触发器分别由所述第一时钟和所述第二时钟驱动；所述控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数包括：通过所述第五D触发器分别接收所述第三D触发器和所述第四D触发器输出的信号，并在所述第五D触发器随着所述第二时钟的有效时钟沿的前移，根据所接收到的信号控制自身所输出的信号由高电平信号翻转至低电平信号时，确定当前时刻为所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻；控制计数器以所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数。4.如权利要求1所述的传输延时测试方法，其特征在于，所述信号接收确定单元包括：异或门以及接收所述异或门输出的信号的第六D触发器，所述第六D触发器被所述第二时钟驱动；所述控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数包括：控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻开始对所述第二时钟输出的信号进行计数；通过所述异或门从所述第二D触发器接收所述第二D触发器的D端口信号和Q端口信号，并在所述第六D触发器接收到所述异或门输出的高电平信号以及被所述第二时钟触发而输出高电平信号时，确定当前时刻为所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻；控制所述计数器以所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，而停止对所述第二时钟输出的信号进行计数。5.如权利要求1至4中任一项所述的传输延时测试方法，其特征在于，所述控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数包括：控制计数器分别在所述第一D触发器与所述第二D触发器之间的待测路径两端所接入的开关断开和闭合的情况下，以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数，而得到第...

【专利技术属性】
技术研发人员：田永杰，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44