【技术实现步骤摘要】
低延迟指令调度器及过滤猜测访问方法
本专利技术涉及指令调度器。
技术介绍
现有的芯片架构中，如有指令支配控制器设计并透过局部内存总线与某些特定微处理器相连时，会产生一些多余重复的存取，当微处理器透过内存总线通知已写入数个指令到指令支配器时，即可能因多余的存取而让指令支配控制器误以为微处理器写入了更多的指令，进而导致系统芯片运作错误。
技术实现思路
本专利技术的目的之一在于提供低延迟指令调度器，保证系统运作的正确性不受猜测性存取影响。本专利技术的目的之二在于提供过滤猜测访问方法，有效过滤猜测性重复存取。实现上述目的的技术方案是：本专利技术之一的低延迟指令调度器，通过局部内存总线连接微处理器，所述低延迟指令调度器包括指令数寄存器一和指令数寄存器二，每一次微处理器更新指令数时，会轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。优选的，还包括指令内存。优选的，还包括：将指令数寄存器一的值和指令数寄存器二的值相加后并更新存储的指令寄存器三。本专利技术之二的基于上述低延迟指令调度器的过滤猜测访问方法，每一次微处理器更新指令数时，轮流更新指令数寄存器一和指令数寄存器二；过滤掉连续写入指令数寄存器一或指令数寄存器二的指令数。本专利技术的有益效果是：本专利技术通过将指令计数寄存器多复制一份，轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。从而避免因某些微处理器的猜测性重复存取而增加不可预期的指令个数的情况，使连接于特定局部内存总线之指令调度器正常运作，不受重复存取影响。附图说明图...
【技术保护点】
1.一种低延迟指令调度器，通过局部内存总线连接微处理器，其特征在于，所述低延迟指令调度器包括指令数寄存器一和指令数寄存器二，每一次微处理器更新指令数时，会轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。
【技术特征摘要】
1.一种低延迟指令调度器，通过局部内存总线连接微处理器，其特征在于，所述低延迟指令调度器包括指令数寄存器一和指令数寄存器二，每一次微处理器更新指令数时，会轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。2.根据权利要求1所述的低延迟指令调度器，其特征在于，还包括指令内存。3....
【专利技术属性】
技术研发人员：洪振洲，李庭育，陈育鸣，魏智汎，
申请(专利权)人：江苏华存电子科技有限公司，
类型：发明
国别省市：江苏,32
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