内存系统及感测装置制造方法及图纸

本发明专利技术公开了一种内存系统包括第一内存组、第一路径选择器、第二内存组、第二路径选择器及感测装置。第一内存组包括多个第一内存单元。第二内存组包括多个第二内存单元。第一路径选择器包括经由多条第一位线耦接至多个第一内存单元的多个输入端，以及两个输出端。第二路径选择器包括经由多条第二位线耦接至多个第二内存单元的多个输入端，以及两个输出端。感测装置耦接于第一路径选择器及第二路径选择器的输出端，并根据操作的需要感测参考电流源及两个路径选择器的输出端中对应两股电流的差值。

【技术实现步骤摘要】
内存系统及感测装置
本专利技术是有关于一种内存系统，特别是能够具有低耗能读取操作的内存系统。
技术介绍
目前行动电子装置常被用来执行各种应用，例如看影片、照相、听音乐…等等。为了能够支持更多的应用，行动电子装置常需要大量的内存空间，因此如何使行动电子装置搭载大量的内存空间成为设计行动电子装置的关键的一。然而，随着内存空间的成长，操作内存所需的电能也随着增加。举例来说，当更多的内存单元被嵌入在单一内存组(memorybank)时，内存组的每一条位线都会耦接至更多的内存单元。在此情况下，若欲经由一条位线从其中的一内存单元读出储存数据，则此内存单元所产生的读取电流就必须先对耦接至这条位线的其他内存单元的寄生电容进行充电，最终才能被判别读取。如此一来，读取电流会被减弱而不易判别，并且因为位在线的充电路径较长，导致读取速度降低。为解决此一问题，现有技术会使内存单元所产生的读取电流增强，然而，如此又将导致内存单元的耗能增加，而与行动电子装置的低耗能需求相抵触。
技术实现思路
本专利技术的一实施例提供一种内存系统，内存系统包括第一内存组、第一路径选择器、第二内存组、第二路径选择器及感测装置。第一内存组包括N条第一位线，N为大于1的正整数。第一路径选择器包括N个输入端、第一输出端及第二输出端。第一路径选择器的N个输入端耦接于N条第一位线。第二内存组包括N条第二位线。第二路径选择器包括N个输入端、第一输出端及第二输出端。第二路径选择器的N个输入端耦接于所述N条第二位线。感测装置包括第一内存组选择器、第二内存组选择器及差动感测放大器。第一内存组选择器具有耦接于第一路径选择器的第一输出端的第一输入端，耦接于第二路径选择器的第一输出端的第二输出端，及输出端。第二内存组选择器具有耦接于第一路径选择器的第二输出端的第一输入端，耦接于第二路径选择器的第二输出端的第二输出端，及输出端。差动感测放大器具有耦接于第一内存组选择器的输出端的第一输入端，耦接于第二内存组选择器的输出端的第二输入端。在选定的第一位线的检测操作或边界读取操作期间，第一内存组选择器及第一路径选择器建立差动感测放大器的第一输入端及选定的第一位线之间的电性连接，且第二内存组选择器及第二路径选择器建立差动感测放大器的第二输入端及N条第二位线中的第二位线之间的电性连接。附图说明图1为本专利技术一实施例的内存系统的示意图。图2为本专利技术一实施例的感测装置的示意图。图3为图1的第一内存单元被选定进行读取操作时，内存系统的电流路径图。图4为图1的第一内存单元被选定进行检测操作或边界读取操作时，内存系统的电流路径图。其中，附图标记说明如下：10内存系统100感测装置MBA第一内存组MBB第二内存组MCA(1,1)至MCA(M,N)第一内存单元MCB(1,1)至MCB(M,N)第二内存单元YP1第一路径选择器YP2第二路径选择器OA1、OB1、OA2、OB2输出端BLA1至BLAN第一位线BLB1至BLBN第二位线MSA1第一组第一内存单元MSA2第二组第一内存单元MSB1第一组第二内存单元MSB2第二组第二内存单元WLA1至WLAN、WLB1至WLBN字符线112A第一内存组选择器112B第二内存组选择器112A1、112B1、112A2、112B2、输入端SA1、SA2114差动感测放大器114A预充电电路116参考电流源118A第一感测选择器118B第二感测选择器Iref参考电流Ir1、Ir(n+1)读取电流具体实施方式图1为本专利技术一实施例的内存系统10的示意图。内存系统10包括第一内存组(memorybank)MBA、第一路径选择器YP1、第二内存组MBB、第二路径选择器YP2及感测装置100。第一内存组MBA包括MxN个第一内存单元MCA(1,1)至MCA(M,N)，及N条第一位线BLA至BLAN，其中M为正整数，N为大于1的正整数。每一条第一位线BLA1至BLAN可耦接于MxN个第一内存单元MCA(1,1)至MCA(M,N)中的M个第一内存单元。第一路径选择器YP1包括N个输入端、第一输出端OA1及第二输出端OA2。第一路径选择器YP1的N个输入端分别耦接于N条第一位线BLA至BLAN中对应的一条第一位线。第二内存组MBB包括MxN个第二内存单元MCB(1,1)至MCB(M,N)，及N条第二位线BLB至BLBN。每一条第二位线BLB1至BLBN可耦接于MxN个第二内存单元MCB(1,1)至MCB(M,N)中的M个第二内存单元。第二路径选择器YP2包括N个输入端、第一输出端OB1及第二输出端OB2。第二路径选择器YP2的N个输入端分别耦接于N条第二位线BLA至BLAN中对应的一条第二位线。感测装置100耦接于第一路径选择器YP1的第一输出端OA1、第一路径选择器YP1的第二输出端OA2、第二路径选择器YP2的第一输出端OB1及第二路径选择器YP2的第一输出端OB2。感测装置100可感测所接收的电流的差异。藉由感测电流差异，便能够判别出第一内存单元MCA(1,1)至MCA(M,N)及第二内存单元MCB(1,1)至MCB(M,N)中所储存的数据。在部分实施例中，第一内存组MBA中每M个第一内存单元会耦接于同一字符线。举例来说，第一内存单元MCA(1,1)至MCA(1,N)可耦接于字符线WLA1，而第一内存单元MCA(M,1)至MCA(M,N)可耦接于字符线WLAM。在此情况下，第一内存单元MCA(1,1)至MCA(1,N)可同步被导通，而第一内存单元MCA(M,1)至MCA(M,N)也可同步被导通。虽然每一条字符线WLA1至WLAM可平行地逐列设置，然而第一内存组MBA的布局也可能根据系统需求而变动。举例来说，在部分实施例中，也可将多条字符线设置于相同一列，使得第一内存组MBA的布局接近正方形，减少整体字符线及位线所需的绕线总长度。此外，第一内存单元MCA(1,1)至MCA(M,N)可包括第一组第一内存单元MSA1及第二组第一内存单元MSA2，而储存在第一组第一内存单元MSA1中的数据会与储存在第二组第一内存单元MSA2中的数据互补。举例来说，若N为正偶数，而n为N/2，则第一组第一内存单元MSA1可包括第一内存单元MCA(1,1)至MCA(M,n)而第二组第一内存单元MSA2可包括第一内存单元MCA(1,n+1)至MCA(M,N)。若M≧j≧1且n≧k≧1，则其中第一内存单元MCA(j,k)会与第一内存单元MCA(j,n+k)相对应。也就是说，第一内存单元MCA(j,k)中储存的数据会与第一内存单元MCA(j,n+k)中储存的数据为互补。在此情况下，在选定的第一内存单元，例如第一内存单元MCA(1,1)的读取操作期间，除了选定的第一内存单元MCA(1,1)会产生读取电流之外，储存数据与第一内存单元MCA(1,1)的数据互补的第一内存单元MCA(1,n+1)也会对应产生读取电流，因此感测装置100便能够藉由判读两股读取电流的差异来辨别选定的第一内存单元中所储存的数据。由于储存在两个对应的第一内存单元MCA(1,1)及MCA(1,n+1)的数据为彼此互补，因此两个第一内存单元MCA(1,1)及MCA(1,n+1)所产生的读取电流也会相异。举例来说，若第一内存单元MCA(1,1)为写本文档来自技高网...

【技术保护点】
1.一种内存系统，其特征在于，包括：第一内存组，包括N条第一位线，N为大于1的正整数；第一路径选择器，包括：N个输入端，耦接于所述N条第一位线；第一输出端；及第二输出端；第二内存组，包括N条第二位线；第二路径选择器，包括：N个输入端，耦接于所述N条第二位线；第一输出端；及第二输出端；及感测装置，包括：第一内存组选择器，具有耦接于所述第一路径选择器的所述第一输出端的第一输入端，耦接于所述第二路径选择器的所述第一输出端的第二输出端，及输出端；第二内存组选择器，具有耦接于所述第一路径选择器的所述第二输出端的第一输入端，耦接于所述第二路径选择器的所述第二输出端的第二输出端，及输出端；及差动感测放大器，具有耦接于所述第一内存组选择器的所述输出端的第一输入端，耦接于所述第二内存组选择器的所述输出端的第二输入端；其中在选定的第一位线的检测操作或边界读取操作期间：所述第一内存组选择器及所述第一路径选择器建立所述差动感测放大器的所述第一输入端及所述选定的第一位线之间的电性连接；及所述第二内存组选择器及所述第二路径选择器建立所述差动感测放大器的所述第二输入端及所述N条第二位线中的第二位线之间的电性连接。

【技术特征摘要】
2017.05.24 US 15/603,4781.一种内存系统，其特征在于，包括：第一内存组，包括N条第一位线，N为大于1的正整数；第一路径选择器，包括：N个输入端，耦接于所述N条第一位线；第一输出端；及第二输出端；第二内存组，包括N条第二位线；第二路径选择器，包括：N个输入端，耦接于所述N条第二位线；第一输出端；及第二输出端；及感测装置，包括：第一内存组选择器，具有耦接于所述第一路径选择器的所述第一输出端的第一输入端，耦接于所述第二路径选择器的所述第一输出端的第二输出端，及输出端；第二内存组选择器，具有耦接于所述第一路径选择器的所述第二输出端的第一输入端，耦接于所述第二路径选择器的所述第二输出端的第二输出端，及输出端；及差动感测放大器，具有耦接于所述第一内存组选择器的所述输出端的第一输入端，耦接于所述第二内存组选择器的所述输出端的第二输入端；其中在选定的第一位线的检测操作或边界读取操作期间：所述第一内存组选择器及所述第一路径选择器建立所述差动感测放大器的所述第一输入端及所述选定的第一位线之间的电性连接；及所述第二内存组选择器及所述第二路径选择器建立所述差动感测放大器的所述第二输入端及所述N条第二位线中的第二位线之间的电性连接。2.如权利要求1所述的内存系统，其特征在于：所述第一内存组另包括MxN个第一内存单元，且所述N条第一位线中每一条第一位线是耦接于所述MxN个第一内存单元中的M个第一内存单元，其中M为正整数；及所述第二内存组另包括MxN个第二内存单元，且所述N条第二位线中每一条第二位线是耦接于所述MxN个第二内存单元中的M个第二内存单元。3.如权利要求2所述的内存系统，其特征在于：所述MxN个第一内存单元包括第一组第一内存单元及第二组第一内存单元，且所述第一组第一内存单元中所储存的数据与所述第二组第一内存单元中所储存的数据为互补；及所述MxN个第二内存单元包括第一组第二内存单元及第二组第二内存单元，且所述第一组第二内存单元中所储存的数据与所述第二组第二内存单元中所储存的数据为互补。4.如权利要求3所述的内存系统，其特征在于在所述第一组第一内存单元中选定的第一内存单元的读取操作期间：所述第一路径选择器于所述第一路径选择器的所述N输入端中耦接于所述选定的第一内存单元的输入端及所述第一路径选择器的所述第一输出端之间建立第一电性连接，并于所述第一路径选择器的所述N输入端中耦接于所述第二组第一内存单元中与所述选定的第一内存单元互补的第一内存单元的输入端及所述第一路径选择器的所述第二输出端之间建立第二电性连接；所述第一内存组选择器于所述第一内存组选择器的所述第一输入端及所述第一内存组选择器的所述输出端之间建立电性连接；及所述第二内存组选择器于所述第二内存组选择器的所述第一输入端及所述第二内存组选择器的所述输出端之间建立电性连接。5.如权利要求4所述的内存系统，其特征在于所述选定的第一内存单元及与所述选定的第一内存单元互补的所述第一内存单元是耦接于相同的字符线。6.如权利要求5所述的内存系统，其特征在于：所述差动感测放大器是在所述第一路径选择器建立所述第一电性连接及所述第二电性连接之后进行预充电；及所述字符线是在所述差动感测放大器进行预充电之后导通所述选定的第一内存单元及与所述选定的第一内存单元互补的所述第一内存单元。7.如权利要求2所述的内存系统，其特征在于所述感测装置另包括：参考电流源，用以产生感测电流；第一感测选择器，耦接于所述参考电流源及所述感测差动放大器的所述第一输入端；及第二感测选择器，耦接于所述参考电流源及...

【专利技术属性】
技术研发人员：吴柏庆，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71