存储器装置及其操作方法制造方法及图纸

本发明专利技术公开了一种存储器装置及其操作方法。存储器装置包括一存储器阵列及一逻辑电路。逻辑电路耦接至存储器阵列，并用以响应来自一控制器的一操作指令，执行一对应操作。当一中断事件发生于对应操作期间，逻辑电路记录一存储器状态，且逻辑电路还用以响应来自控制器的一状态读取指令，输出存储器状态至控制器。

Memory device and its operation method

The invention discloses a memory device and an operation method thereof. The memory device includes a memory array and a logic circuit. The logic circuit is coupled to the memory array and used to perform a corresponding operation in response to an operation instruction from a controller. When an interrupt occurs during the corresponding operation, the logic circuit records a memory state, and the logic circuit also responds to a state reading instruction from the controller to output the memory state to the controller.

【技术实现步骤摘要】
存储器装置及其操作方法
本专利技术属于数据存储领域，涉及一种存储器装置及其操作方法。
技术介绍
随着计算器时代的来临，计算器统被广泛应用于各式各样的电子产品(例如个人计算机、手机等)。一般而言，计算器统是由硬件与软件构成。存储器则是硬件的诸多元件中的重要元件之一。存储器可用来存储数据，并在需要时进行读取。现有的存储器在写入或读取一笔数据的过程中，若因某些原因而被迫中断(例如收到其他优先级较高的指令)，导致写入或读取的相关信息(例如初始地址)丢失，而需要花费额外的时间重新从头开始写入或读取该笔数据。此外，现有的控制器(例如中央处理器)也无法得知存储器内部的写入操作或读取操作的执行状态。有鉴于上述问题，如何提出一种存储器装置及其操作方法，已然成为重要的课题之一。
技术实现思路
为达上述目的，本专利技术实施例公开一种存储器装置，该存储器装置包括一存储器阵列及一逻辑电路。逻辑电路耦接至存储器阵列，并用以响应来自一控制器的一操作指令，执行一对应操作。当一中断事件发生于对应操作期间，逻辑电路记录一存储器状态，且逻辑电路还用以响应于来自控制器的一状态读取指令，输出存储器状态至控制器。为达上述目的，本专利技术实施例公开一种存储器装置的操作方法，该操作方法包括下列步骤：接收一操作指令；响应于操作指令，执行一对应操作。当一中断事件发生于对应操作期间，记录一存储器状态，并响应于一状态读取指令，输出存储器状态。依据本专利技术实施例的存储器装置及其操作方法，可提供存储器状态给控制器，并有效率地从继续写入/读取地址写入/读取数据序列，从而提高存储器装置的整体性能。为了对本专利技术的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：附图说明图1绘示依据本专利技术实施例的存储器装置的方框图。图2绘示依据本专利技术实施例的存储器装置的操作方法的流程图。图3绘示依据本专利技术实施例的存储器装置的操作方法中的状态读取操作方法的流程图。图4绘示依据本专利技术实施例的存储器装置的操作方法中的继续写入操作方法的流程图。图5绘示依据本专利技术实施例的存储器装置的操作方法中的继续读取操作方法的流程图。图6绘示依据本专利技术实施例的存储器装置的操作方法中的继续读取操作方法的时序图。【符号说明】10：存储器装置；100：逻辑电路；102：存储器阵列；103：写入缓冲器；104：感测放大器电路；106：读取缓冲器；90：控制器；S201～S503：步骤；S_Read：状态读取指令；Addr_1～Addr_3：目标状态地址；status_1～status_n：存储器状态；CSB、SCLK、SIO：信号线。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。请参照图1，图1绘示依据本专利技术实施例的存储器装置的方框图。存储器装置10耦接至一控制器90，而受控于控制器90。在本实施例中，存储器装置10与控制器90之间的传输接口例如是串行外设接口(SerialPeripheralInterface，SPI)，本专利技术不以此为限。存储器装置10例如通过至少三条信号线CSB、SCLK、SIO耦接至控制器90。控制器90通过信号线CSB选取或不选取存储器装置10。当控制器90选取存储器装置10时，存储器装置10处于可操作的状态；反之，当控制器90不选取存储器装置10时，存储器装置10处于不可操作的状态。当控制器90选取存储器装置10时，控制器90可通过信号线SCLK将频率信号传送至存储器装置10，以控制存储器装置10的操作时序。控制器90通过信号线SIO将写入指令、读取指令及擦除指令等传送至存储器装置10。此外，控制器90与存储器装置10也可通过信号线SIO进行数据的传输，例如写入操作时，控制器90通过信号线SIO将要写入的数据传送至存储器装置10；读取操作时，存储器装置10将读出的数据通过信号线SIO传送至控制器90。存储器装置10包括一逻辑电路100、一存储器阵列102、一写入缓冲器103、一感测放大器电路104以及一读取缓冲器106。逻辑电路100是用以响应来自控制器90的操作指令，并依据操作指令的类型操作存储器阵列102、写入缓冲器103、感测放大器电路104及读取缓冲器106。举例来说，逻辑电路100可响应来自控制器90的一写入指令，执行一写入操作。逻辑电路100也可响应于来自控制器90的一读取指令，执行一读取操作。此外，逻辑电路100还可用以在写入操作或读取操作期间发生一中断事件中断时记录一存储器状态。存储器阵列102耦接至逻辑电路100。存储器阵列102可以是非易失性的(non-volatile)，例如NOR快闪(NORflash)存储器阵列、NAND快闪(NANDflash)存储器阵列等。存储器阵列102包含多个存储单元(memorycell)以二维(2D)或三维(3D)的方式排列，用以存储数据。写入缓冲器103耦接至逻辑电路100及存储器阵列102。写入缓冲器103可用以暂存控制器90要写入存储器阵列102的数据。感测放大器电路104耦接至逻辑电路100及存储器阵列102。感测放大器电路104可用以感测存储器阵列102内存储的数据，并将数据从存储器阵列102中读出。数据被感测放大器电路104读出后，会将数据暂存至读取缓冲器106。读取缓冲器106耦接至逻辑电路100及感测放大器电路104。读取缓冲器106可用以暂存感测放大器电路104读出的数据，并输出数据至控制器90。请参照图2，图2绘示依据本专利技术实施例的存储器装置的操作方法的流程图。存储器装置10的操作方法包括步骤S201～步骤S207，可用以操作存储器装置10。在步骤S201中，接收一操作指令。操作指令是由控制器90发出，且由逻辑电路100接收。操作指令例如是一写入指令或一读取指令。在步骤S203中，响应于操作指令，执行一对应操作。当操作指令是写入指令，逻辑电路100响应于写入指令，执行写入操作。当操作指令是读取指令，逻辑电路100响应于读取指令，执行读取操作。进一步来说，在进行写入操作时，控制器90除了向存储器装置10发出写入指令外，还会传送待写入的一第一数据序列以及一初始写入地址。初始写入地址用以指示第一数据序列中的第一个位要写入的写入缓冲器103中的写入缓冲器地址或者存储器阵列102中的存储器地址。一般而言，写入缓冲器地址与存储器地址是对应的。本实施例中，初始写入地址假设是写入缓冲器地址。在进行写入操作时，逻辑电路100先将初始写入地址暂存至一地址缓冲器(未绘示)。接着，逻辑电路100依据初始写入地址将第一数据序列依序暂存至写入缓冲器103。当控制器90将全部的第一数据序列传送至存储器装置10后，控制器90会发送一确认写入指令，以指示逻辑电路100将暂存于写入缓冲器103的第一数据序列写入存储器阵列102。当全部的第一数据序列被写入存储器阵列102，写入操作即完成。另一方面，在进行读取操作时，控制器90除了向存储器装置10发出读取指令外，还会传送一初始读取地址。初始读取地址用以指示待读取的一第二数据序列中的第一个位所在的存储器阵列102中的存储器地址。在进行读取操作时，逻辑电路100先将初始读取地址暂存至地址缓冲器。接着，逻辑电路100依据初始读本文档来自技高网...

【技术保护点】
1.一种存储器装置，包括：一存储器阵列；以及一逻辑电路，耦接至该存储器阵列，该逻辑电路用以响应来自一控制器的一操作指令，以执行一对应操作，其中当一中断事件发生于该对应操作的期间，该逻辑电路记录一存储器状态，且该逻辑电路还用以响应于来自该控制器的一状态读取指令，输出该存储器状态至该控制器。

【技术特征摘要】
2017.05.26 US 62/511,3561.一种存储器装置，包括：一存储器阵列；以及一逻辑电路，耦接至该存储器阵列，该逻辑电路用以响应来自一控制器的一操作指令，以执行一对应操作，其中当一中断事件发生于该对应操作的期间，该逻辑电路记录一存储器状态，且该逻辑电路还用以响应于来自该控制器的一状态读取指令，输出该存储器状态至该控制器。2.根据权利要求1所述的存储器装置，还包括：一写入缓冲器，耦接至该逻辑电路，其中该操作指令是一写入指令，该对应操作是一写入操作，该写入缓冲器用以在该写入操作的期间暂存来自该控制器的一第一数据序列，该存储器状态包括一初始写入地址、一中断写入地址、一继续写入地址及一写入初始化标识其中至少之一。3.根据权利要求2所述的存储器装置，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，该逻辑电路将其余部分的该第一数据序列暂存至该写入缓冲器。4.根据权利要求2所述的存储器装置，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，该逻辑电路依据该存储器状态将其余部分的该第一数据序列暂存至该写入缓冲器。5.根据权利要求1所述的存储器装置，还包括：一感测放大器电路，耦接至该逻辑电路及该存储器阵列，其中该操作指令是一读取指令，该对应操作是一读取操作，该感测放大器电路用以在该读取操作期间将一第二数据序列从该存储器阵列中读出，该存储器状态包括一初始读取地址、一中断读取地址、一继续读取地址及一读取初始化标识其中至少之一。6.根据权利要求5所述的存储器装置，其中当该中断事件发生时，部分的该第二数据序列已被从该存储器阵列读出，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续读取指令，执行一继续读取操作，在该继续读取操作时，该逻辑电路指示该感测放大器电路将其余部分的该第二数据序列从该存储器阵列读出。7.根据权利要求5所述的存储器装置，其中当该中断事件发生时，部分...

【专利技术属性】
技术研发人员：张坤龙，陈耕晖，罗思觉，廖惇雨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71