一种除法器及其运算方法、电子设备技术

本发明专利技术提供一种除法器及其运算方法、电子设备，涉及数字信号处理技术领域，用于解决常规除法器运算速度缓慢的问题。除法器，包括：数据预处理单元，用于读入初始除数和初始被除数，以获得N个除数倍数并输出，还用于输出被除数；除法运算单元，包括级联的P个除法运算子单元，除法运算子单元依次对应初始被除数的i位宽，除法运算子单元用于根据输入的N个除数倍数和被除数进行比较，获取i位宽的商和余数；还用于形成下一级除法运算子单元的被除数并输出；寄存单元，包括级联的P‑1个寄存器，寄存器用于将与寄存器连接的除法运算子单元输出的商和上一级寄存器输出的商进行位拼接并传输至下一级寄存器；输出单元，用于输出商。

【技术实现步骤摘要】
一种除法器及其运算方法、电子设备
本专利技术涉及数字信号处理
，尤其涉及一种除法器及其运算方法、电子设备。
技术介绍
除法器是算术运算电路中最常用的电路之一，相比乘法与减法运算，除法运算实现的技术难度更大。现有的一些相关专利或者文献，所提及除法运算通常基于迭代运算的算法，即通过反复迭代的方式，这样一来，需要一组数据计算出结果后才能输入另一组数据，运算速度缓慢。在需要除法运算的相关领域，例如数字图像处理、数字信号处理、数字通信等，往往对运算的实时性有很高要求，尤其在数字图像处理领域，常常要求单个时钟周期就要产生运算结果，而常规的基于迭代运算的除法器，则需要多周期运算才能够完成一次除法运算，无法连续运算，显然无法满足技术要求。
技术实现思路
本专利技术的实施例提供一种除法器及其运算方法、电子设备，用于解决常规的基于迭代运算的除法器，需要多周期运算才能够完成一次除法运算，且一次运算完成后才能进行下一次运算，运算速度缓慢的问题。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，提供一种除法器，包括：数据预处理单元，用于读入初始除数和初始被除数，生成初始除数的M倍，M按从1～N逐本文档来自技高网...

【技术保护点】
1.一种除法器，其特征在于，包括：数据预处理单元，用于读入初始除数和初始被除数，生成初始除数的M倍，M按从1～N逐级加一的方式取值，以获得N个除数倍数并输出，还用于输出被除数；其中，初始除数非零，M为整数，N＝2i‑1，i为偶数；除法运算单元，包括级联的P个除法运算子单元，所述除法运算子单元依次对应初始被除数的i位宽，所述除法运算子单元用于根据输入的N个除数倍数和被除数进行比较，获取i位宽的商和余数；还用于将获取的余数向高一级移动i位宽与初始被除数的低一级i位宽位拼接以形成下一级除法运算子单元的被除数并输出；P＝2j，j为自然数；寄存单元，包括级联的P‑1个寄存器，除最后一级除法运算子单元外，...

【技术特征摘要】
1.一种除法器，其特征在于，包括：数据预处理单元，用于读入初始除数和初始被除数，生成初始除数的M倍，M按从1～N逐级加一的方式取值，以获得N个除数倍数并输出，还用于输出被除数；其中，初始除数非零，M为整数，N＝2i-1，i为偶数；除法运算单元，包括级联的P个除法运算子单元，所述除法运算子单元依次对应初始被除数的i位宽，所述除法运算子单元用于根据输入的N个除数倍数和被除数进行比较，获取i位宽的商和余数；还用于将获取的余数向高一级移动i位宽与初始被除数的低一级i位宽位拼接以形成下一级除法运算子单元的被除数并输出；P＝2j，j为自然数；寄存单元，包括级联的P-1个寄存器，除最后一级除法运算子单元外，每级除法运算子单元连接一个所述寄存器，所述寄存器用于将与所述寄存器连接的所述除法运算子单元输出的商和上一级寄存器输出的商进行位拼接并传输至下一级寄存器；输出单元，用于对最后一级除法运算子单元输出的商和最后一级寄存器输出的商进行位拼接并输出。2.根据权利要求1所述的除法器，其特征在于，所述除法运算子单元包括：分路单元、处理单元和计算单元，所述分路单元的每个输入端连接不同的所述处理单元；所述分路单元包括至少一级第一判断模块，上一级每个第一判断模块的两个输入端分别连接下一级第一判断模块的输出端，第一级判断模块的输出端连接商输出端和所述计算单元；所述处理单元包括多个级联的第二判断模块，所述处理单元的第一级第二判断模块的输出端连接所述分路单元的最后一级第一判断模块的输入端，除第一级第二判断模块外，其他每级第二判断模块的输出端连接上一级第二判断模块的第二输入端；最后一级第二判断模块的第二输入端和第一输入端均用于输入表征商Q，其他每级第二判断模块的第一输入端连接用于输入所述表征商Q；每个所述第一判断模块和所述第二判断模块的第三输入端和第四输入端分别用于输入被除数和除数倍数；每个所述处理单元中，多个级联的第二判断模块输入的除数倍数依次减小；所述分路单元中，当前级第一判断模块输入的除数倍数小于与当前级第一判断模块的第一输入端连接的下一级第一判断模块或第二判断模块输入的除数倍数，大于与当前级第一判断模块的第二输入端连接的下一级第一判断模块或第二判断模块输入的除数倍数；所述分路单元中，在所述第一判断模块输入的被除数大于或等于该第一判断模块输入的除数倍数的情况下，所述第一判断模块用于从该第一判断模块的第一输入端输入信号，反之，从该第一判断模块的第二输入端输入信号；所述处理单元中，在所述第二判断模块输入的被除数大于或等于该第二判断模块输入的除数倍数的情况下，每一所述第二判断模块用于从该第二判断模块的第一输入端输入表征商Q，所述表征商Q等于该第二判断模块输入的除数的倍数M；反之，最后一级第二判断模块用于从该第二判断模块的第二输入端输入表征商Q，所述表征商Q等于该第二判断模块输入的除数的倍数减一，其余级第二判断模块用于从该第二判断模块的第二输入端输入信号；所述计算单元用于根据第一级第一判断模块的输出端输出的表征商Q，生成位拼接后的被除数。3.根据权利要求2所述的除法器，其特征在于，级联的P个除法运算子单元中，第O级除法运算子单元连接第O级寄存器，O按从P-2逐级减一的方式取值，第P级除法运算子单元与所述数据预处理单元连接；所述计算单元生成的位拼接后的被除数＝[(所述计算单元所在的所述除法运算子单元输入的被除数-初始除数的Q倍)<<4]+初始被除数[4O-1:4O-4]，其中，<<为左移运算符。4.根据权利要求2所述的除法器，其特征在于，所述第一判断模块和所述第二判断模块均包括相互连接的比较器和多路选择器，所述比较器用于比较第三输入端和第四输入端输入的被除数和除数倍数；所述多路选择器用于在被除数大于或等于除数倍数的情况下从输出端输出第一输入端输入的信号，反之，从输出端输出第二输入端输入的信号。5.根据权利要求2所述的除法器，其特征在于，i＝4，N＝15，P＝2。6.根据权利要求5所述的除法器，其特征在于，所述分路单元包括两级第一判断模块，第一级判断模块输入初始除数的八倍，与第一级判断模块的第二输入端连接的第二级分路模块一输入初始除数的四倍，与第一级判断模块的第一输入端连接的第二级分路模...

【专利技术属性】
技术研发人员：高杨，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11