Systems, methods and computer programs are disclosed for methods used to reduce the power of memory subsystems. In an illustrative approach, system resource managers provide memory performance requirements for multiple memory clients to a dual data rate (DDR) subsystem. The DDR subsystem and the system resource manager exist on a SoC electrically coupled to a dynamic random access memory (DRAM). Determines the cache hit rate for each memory client in the plurality of memory clients associated with the system cache existing on the DDR subsystem. The DDR subsystem controls the clock frequency of the DDR based on the memory performance requirements received from the system resource manager and the cache hit rate of the multiple memory clients.
【技术实现步骤摘要】
【国外来华专利技术】具有系统高速缓存和本地资源管理的功率降低存储器子系统
技术介绍
便携式计算设备(例如,蜂窝电话、智能电话、平板型计算机、便携式数字助理(PDA)、便携式游戏控制台、可穿戴设备和其它的电池供电的设备)和其它的计算设备继续提供不断扩张的系列的特征和服务,并且为用户提供前所未有的水平的对信息、资源和通信的访问。为了跟上这些服务增强的步伐,这样的设备已经变得更强大和更复杂。便携式计算设备现在通常包括片上系统(SoC),SoC包括被嵌入在单个衬底上的多个存储器客户端(例如,一个或多个中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)等)。存储器客户端可以从经由双数据速率(DDR)总线被电气地耦合到SoC的动态随机存取存储器(DRAM)存储器系统读数据和在其中存储数据。DDR系统功率正在日益变成总电池使用的重大部分。DDR系统功率的大部分是由去往DRAM的读/写业务产生的。随着系统变得更复杂,它们需要更高的业务带宽,并且业务模式变得更复杂和随机,产生增加的能量支出。合并末级系统高速缓存可以减少DDR业务的量。然而,甚至在具有由系统高速缓存提供的好处的情况下,因为DDR子系统必须以为不可预测的业务提供服务所需的最坏情况下的电压和频率操作,所以其仍然可能浪费功率。现有的解决方案尝试通过使用对DDR时钟频率的开环调整来节约DDR功率。然而,因为为了避免性能下降而调整必须是保守的,所以这些解决方案是次优的。尽管存在一些功率节省,但进一步的调整可以损害端用户体验。相应地,存在对于用于降低存储器子系统功率的改进了的系统和方法的需求。
技术实现思路
公开了用于降低存储器 ...
【技术保护点】
1.一种用于降低存储器子系统功率的方法,所述方法包括:系统资源管理器向双数据速率(DDR)子系统提供多个存储器客户端的存储器性能要求,所述DDR子系统和所述系统资源管理器存在在被电气地耦合到动态随机存取存储器(DRAM)的片上系统上;确定与存在在所述DDR子系统上的系统高速缓存相关联的所述多个存储器客户端中的每个存储器客户端的高速缓存命中率;以及所述DDR子系统基于从所述系统资源管理器接收的所述存储器性能要求和所述多个存储器客户端的所述高速缓存命中率来调整对所述DRAM的访问。
【技术特征摘要】
【国外来华专利技术】2016.03.27 US 15/081,9151.一种用于降低存储器子系统功率的方法,所述方法包括:系统资源管理器向双数据速率(DDR)子系统提供多个存储器客户端的存储器性能要求,所述DDR子系统和所述系统资源管理器存在在被电气地耦合到动态随机存取存储器(DRAM)的片上系统上;确定与存在在所述DDR子系统上的系统高速缓存相关联的所述多个存储器客户端中的每个存储器客户端的高速缓存命中率;以及所述DDR子系统基于从所述系统资源管理器接收的所述存储器性能要求和所述多个存储器客户端的所述高速缓存命中率来调整对所述DRAM的访问。2.根据权利要求1所述的方法,其中,所述DDR子系统调整对所述DRAM的访问包括:基于DDR时钟频率来对系统高速缓存预取大小进行调整。3.根据权利要求2所述的方法,其中,所述DDR子系统调整对所述DRAM的访问包括:在所述DDR时钟频率到达可编程的门限时增大系统高速缓存预取大小以缓解时延。4.根据权利要求1所述的方法,其中,所述DDR子系统调整对所述DRAM的访问包括:基于所述多个存储器客户端中的至少一个存储器客户端的所述高速缓存命中率来对系统高速缓存预取大小进行调整。5.根据权利要求1所述的方法,还包括:指示所述DRAM进入自刷新模式;以及通过使用存在在所述系统高速缓存中的写子高速缓存延长所述自刷新模式的持续时间。6.根据权利要求1所述的方法,其中,所述存储器客户端包括经由SoC总线被电气地耦合的中央处理单元(CPU)、图形处理单元(GPU)和数字信号处理器(DSP)中的一项或多项。7.根据权利要求1所述的方法,其中,所述DDR子系统还包括用于确定所述多个存储器客户端中的每个存储器客户端的所述高速缓存命中率的一个或多个性能监视器。8.一种用于降低存储器子系统功率的系统,所述系统包括:用于向双数据速率(DDR)子系统提供多个存储器客户端的存储器性能要求的单元,所述DDR子系统存在在被电气地耦合到动态随机存取存储器(DRAM)的片上系统(SoC)上;用于确定与存在在所述DDR子系统上的系统高速缓存相关联的所述多个存储器客户端中的每个存储器客户端的高速缓存命中率的单元;以及用于基于从所述系统资源管理器接收的所述存储器性能要求和所述多个存储器客户端的所述高速缓存命中率来调整对所述DRAM的访问的单元。9.根据权利要求8所述的系统,其中,所述用于调整对所述DRAM的访问的单元包括:用于基于DDR时钟频率来对系统高速缓存预取大小进行调整的单元。10.根据权利要求9所述的系统,其中,所述用于调整对所述DRAM的访问的单元包括:用于在所述DDR时钟频率到达可编程的门限时增大系统高速缓存预取大小以缓解时延的单元。11.根据权利要求8所述的系统,其中,所述用于调整对所述DRAM的访问的单元包括:用于基于所述多个存储器客户端中的至少一个存储器客户端的所述高速缓存命中率来对系统高速缓存预取大小进行调整的单元。12.根据权利要求8所述的系统,还包括:用于将所述DRAM置于自刷新模式下的单元;以及用于通过使用存在在所述系统高速缓存中的写子高速缓存延长所述自刷新模式的持续时间的单元。13.根据权利要求8所述的系统,其中,所述存储器客户端包括经由SoC总线被电气地耦合的中央处理单元(CPU)、图形处理单元(GPU)和数字信号处理器(DSP)中的一项或多项。14.根据权利要求8所述的系统,其中,所述DDR子系统还包括用于确定所述多个存储器客户端中的每个存储器客户端的所述高速缓存命中率的一个或多个性能监视器。15.一种被体现在存储器中并且可由处理器执行以实现用于降低存储器子系统功率的方法的计算机程序,所述方法包括:向双数...
【专利技术属性】
技术研发人员:Y·李,D·T·全,A·阿尔蒂耶里,
申请(专利权)人:高通股份有限公司,
类型:发明
国别省市:美国,US
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