采样速率转换器的再同步制造技术

本公开涉及采样速率转换器的再同步。具有可被编程为以不同速率生成样本的采样速率转换器的装置通过暂时将采样速率改变为临时采样速率，然后将采样速率改回到原始采样速率而与外部同步脉冲同步。通过确定同步脉冲与输出采样之一之间的间隔并确定用于以新速率产生输出采样的装置的处理时间来实现减少时间的同步。系统根据这些计算来计算临时采样率，这些计算倾向于减少实现同步的时间量。

Resynchronization of Sampling Rate Converter

The present disclosure relates to the resynchronization of a sampling rate converter. A device with a sampling rate converter programmable to generate samples at different rates synchronizes with external synchronous pulses by temporarily changing the sampling rate to a temporary sampling rate and then changing the sampling rate back to the original sampling rate. The time-reducing synchronization is achieved by determining the interval between the synchronization pulse and one of the output samples and determining the processing time of the device for generating the output samples at a new rate. The system calculates the temporary sampling rate based on these calculations, which tend to reduce the amount of time needed to achieve synchronization.

【技术实现步骤摘要】
采样速率转换器的再同步
本公开涉及用于将具有采样速率转换器的装置同步到外部同步脉冲的装置和方法，具体涉及用于同步由Σ-Δ调制器提供的抽取数字样本的装置。
技术介绍
在许多系统中，希望使用模数转换器(ADC)来对一个或多个装置的输出信号进行采样，以便监测装置的性能。给定的系统可以监视几个装置的输出信号。为了准确地知道系统的瞬时状态，希望所有装置的输出信号同步。许多安装使用具有内部产生的时钟信号的ADC，随着时间的推移，这些信号可能会失准。为了准确地知道装置的状态，系统可以周期性地向所有装置施加共同的同步脉冲以使它们相互同步。
技术实现思路
将输出采样的时序同步到同步信号SYNC的脉冲的装置在输入采样速率下接收采样，FS手在输出数据速率ODR处提供输出采样，其中ODR小于FS。装置包括：可编程抽取器；和定时器电路，被配置为接收所述SYNC脉冲和所述信号DRDY的脉冲，以确定同步脉冲和DRDY脉冲中选定的一个脉冲之间的间隔。装置基于确定的延迟和装置的处理时间，来计算对应于临时输出采样速率ODRTEMP的临时抽取因子。装置施加临时抽取因子到可编程抽取器，以将输出数据速率从ODR改为ODRTEMP。在抽取因子延迟后，装置将输出采样速率改回到ODR。在一个实施方案中，处理时间和抽取因子延迟由所述装置和所述可编程抽取器确定。在一个实施方案中，装置包括具有滤波器的Σ-Δ调制器电路，并且所述处理时间包括滤波器的群时延。在一个实施方案中，滤波器是N阶正弦滤波器，其中N是整数，所述抽取因子延迟包括N个ODR周期。在一个实施方案中，Σ-Δ调制器是Σ-Δ模数转换器(ADC)电路的一部分，并且所述处理时间是滤波器的群时延与ADC和滤波器的校准延迟之和。在一个实施方案中，所述间隔是从SYNC脉冲的跃迁到下一个出现的DRDY脉冲的相应跃迁的测量，并且ODRTEMP小于ODR。在一个实施方案中，所述间隔是从紧接在SYNC脉冲之前出现的DRDY脉冲之一的跃迁到SYNC脉冲的对应跃变的测量；和ODRTEMP大于ODR。根据另一实施方案，一种同步由装置提供的输出采样的方法，该装置包括可编程抽样器，其中样本在输出采样速率ODR被提供给同步脉冲SYNC。该方法测量SYNC脉冲和其中一个DRDY脉冲之间的间隔。该方法包括确定对应于临时输出采样速率,ODRTEMP的临时抽取因子和抽取因子延迟，以根据测量的装置的处理时间间隔来改变输出采样速率以产生输出采样。该方法将临时抽取因子应用于可编程抽取器以将输出数据速率更改为ODRTEMP，并且在抽取因子延迟之后，改变抽取因子以将输出数据速率更改为ODR。附图说明图1是示出同步Σ-ΔADC的一种方法的时序图。图2是示例Σ-ΔADC的框图。图3是图示图2中所示的Σ-ΔADC的操作的时序图。图4、5A和5B是用于描述在此公开的实施例的时序图。图6是示例实施例的框图。图7是用于描述图6中所示的实施例的操作的流程图。具体实施方式以下详细描述参考附图。在不同的图中可以使用相同的附图标记来标识相同或相似的元件。在以下描述中，出于解释而非限制的目的，阐述了诸如特定结构、体系结构、接口、技术等的具体细节，以便提供对各种实施例的各个方面的透彻理解。然而，受益于本公开的本领域技术人员将明白，各种实施例的各个方面可以在脱离这些具体细节的其他示例中实践。在某些情况下，省略对众所周知的装置、电路和方法的描述，以免不必要的细节混淆各种实施例的描述。此外，附图的特征不是按比例的，而是可以扩展或收缩以说明所公开的实施例。将多个Σ-ΔADC同步到一个公共同步脉冲可能会导致无效采样时间延长。同步Σ-ΔADC的最常见方法是重置ADC的数字处理硬件。Σ-ΔADC连续对输入信号进行采样并对Σ-Δ的输出信号进行数字处理以生成输出转换采样。只有在处理了预定数量的调制器输出采样之后才会生成有效的转换采样。数字处理通常通过平均采样来生成高分辨率转换采样，从而消除高频并最小化噪声。可选地，数字处理还可以通过补偿转换过程中引入的偏移和增益来校准转换样本。同步的一种方法是在采集板的数字处理开始平均采样时控制点，一些Σ-Δ型ADC包含一个通常在外部引脚中实现的特性来重置数字信号处理。在分布式系统中，由主采集板提供的同步信号将所有采集板同步到主板。每个采集板配置为独立运行，也就是说，响应内部产生的时钟信号。然而，为了保证正确的同步，采集板可以共享由主采集板产生的公共同步信号，例如每秒一次，例如由GPS系统提供。理想情况下，本地时钟信号被调整为与同步信号同步，但更重要的是，主板同步Σ-Δ处理器，使得由所有采集板的每个Σ-Δ转换器提供的调制器采样与同步信号对齐。一种同步方法涉及当同步信号不与采集板的输出时钟信号对准时，重置每个采集板的数字处理硬件。然而，当通过重置数字处理硬件来同步Σ-ΔADC时，在数字处理硬件处理足够数量的输入采样以生成有效转换采样之前存在时间上的损失。这被称为建立时间。图1示出了使用复位数字处理硬件的复位脉冲同步的典型Σ-ΔADC的时序图。如图所示，重置脉冲102导致重置操作在时间106开始。因为数字处理器被重置，数字处理(例如，ADC的输出采样的正弦滤波)重新开始并且Σ-ΔADC经历相对较长的建立时间，例如，20、30或更多个数据就绪输出时钟DRDY的脉冲，直到在时间108有效的转换采样准备好，与DRDY脉冲104的前沿一致。注意，时序图不是按比例的。时钟信号CLOCK通常具有比输出时钟信号DRDY的频率大得多的频率，大约在100到1000倍之间。此外，应注意的是，尽管下面的示例是根据使用信号DRDY和SYNC的相应前沿作为参考点来描述的，但可以设想，任何其他公共参考(例如后沿)或固定延迟(例如信号FS的1-10个脉冲或由单发单稳态多谐振荡器确定的固定间隔)从相应的信号边沿可以用于测量DRDY和SYNC之间或SYNC和DRDY之间的间隔。例如，可以使用这种固定延迟来防止由于SYNC和/或DRDY信号中的噪声引起的错误触发。下面介绍的例子描述了基于使用采样速率转换器的解决方案，但是可以外推到任何其他数字处理器实现方案，其在数字处理的调制器样本的数目中提供微调能力，使得当样本的数目被修改时不发生动态杂散(例如毛刺)或饱和事件。示例数字处理包括可编程抽取器，该抽取器提供对抽取因子的即时更新。下面描述的示例测量Σ-Δ型ADC的外部同步信号和输出时钟脉冲之间的时间差。基于这种测量，处理器使采样速率转换器临时调整抽取率来补偿这个时间差。处理器然后使采样速率转换器恢复到其原始速率，以便当完成对原始速率的转换时，ADC将同步到同步信号。图2示出包括Σ-Δ调制器202，包括三阶积分器级215的三阶正弦滤波器以及包括多个并行三阶微分器和采样速率转换器的电路225的Σ-ΔADC200的示例。美国专利号9,432,043中描述了图2中所示的电路。如下面的例子所述，采样速率转换器可以是可编程抽取器，其通过改变抽取因子来操作，使得输入采样频率FS保持不变。三阶正弦滤波器仅是示例性的。Σ-ΔADC可以使用具有更大或更小阶数的滤波器来实现。Σ-Δ调制器202通过抽取因子在大于ADC200的输出采样速率的输入采样速率FS处被驱动。Σ-Δ调制器202以时钟频率FS输出一个或多本文档来自技高网...

【技术保护点】
1.一种用于将包括可编程抽取器的装置的输出采样同步到同步脉冲的方法，所述方法包括：确定所述同步脉冲与指示所述装置的输出采样已准备好的信号的脉冲之间的间隔，所述信号指示所述装置的所述输出采样已准备好具有指定速率；响应于所述间隔，利用所述确定的间隔和所述装置的处理时间，将临时抽取因子应用于所述可编程抽取器以实现临时输出数据速率以生成所述输出采样；以及在指定的延迟之后，将抽取因子应用于所述可编程抽取器以提供所述指定速率的输出采样。

【技术特征摘要】
2017.05.12 US 15/593,9811.一种用于将包括可编程抽取器的装置的输出采样同步到同步脉冲的方法，所述方法包括：确定所述同步脉冲与指示所述装置的输出采样已准备好的信号的脉冲之间的间隔，所述信号指示所述装置的所述输出采样已准备好具有指定速率；响应于所述间隔，利用所述确定的间隔和所述装置的处理时间，将临时抽取因子应用于所述可编程抽取器以实现临时输出数据速率以生成所述输出采样；以及在指定的延迟之后，将抽取因子应用于所述可编程抽取器以提供所述指定速率的输出采样。2.根据权利要求1所述的方法，其进一步包括至少部分地基于所述装置的一个或多个特性来确定所述处理时间和所述间隔。3.根据权利要求2所述的方法，其特征在于，所述装置包括具有滤波器的Σ-Δ调制器电路，并且其中所述处理时间包括所述滤波器的群时延。4.根据权利要求3所述的方法，其特征在于，所述滤波器包括N阶正弦滤波器，其中N是整数，并且其中所述指定延迟包括指示所述装置的所述输出采样已准备好的所述信号的N个周期。5.根据权利要求3所述的方法，其特征在于，所述Σ-Δ调制器是Σ-Δ模数转换器(ADC)电路的一部分，并且所述处理时间包括所述滤波器的群时延与所述ADC和所述滤波器的校准延迟之和。6.根据权利要求3所述的方法，其进一步包括：确定同步脉冲与指示所述装置的所述输出采样已准备好的所述信号之间的所述间隔小于或等于所述滤波器的所述群时延的一半，并且响应于所述确定而将所述抽取因子应用于所述可编程抽取器包括应用所述抽取因子使得所述临时输出数据速率大于所述指定速率。7.根据权利要求3所述的方法，其进一步包括：确定同步脉冲与指示所述装置的所述输出采样已准备好的所述信号之间的所述间隔大于所述滤波器的所述群时延的一半，并且响应于所述确定而将所述抽取因子应用于所述可编程抽取器包括应用所述抽取因子使得所述临时输出数据速率小于所述指定速率。8.一种用于将具有可编程抽取器的装置的输出采样同步到同步脉冲的设备，所述设备包括：被配置为确定所述同步脉冲与指示所述装置的输出采样已准备好的信号的脉冲之间的间隔的电路，所述信号指示所述装置的所述输出采样已准备好具有指定速率；以及控制电路，所述控制电路被配置为：将临时抽取因子应用于所述可编程抽取器以实现临时输出数据速率，其中所述临时抽取因子是基于所述确定的间隔与所述装置的处理时间以生成所述输出采样；以及在指定的延迟之后，将抽取因子应用于所述可编程抽取器以将所述输出数据速率更改为所述指定速率。9.根据权利要求8所述的设备，其特征在于，所述处理时间是至少部分地基于所述装置的一个或多个特性来确定。10.根据权利要求9所述的设备，其特征在于，所述装置包括具有滤波器的Σ-Δ调制器电路，并且所述处理时间包括所述滤波器的群时延。11.根据权利要求10所述的设备，其特征在于，所述滤波器是N阶正弦滤波器，其中N是整数，并且其中所述指定延迟包括指示所述装置的所述输出采样已准备好的所述信号的N个周期。12.根据权利要求10所述的设备，其特征在于，装置包括Σ-Δ模数转换器(ADC)，所述Σ-Δ模数转换器(ADC)包括所述Σ-Δ调制器，并且所述处理时间是所述滤波器的群时延与所述ADC和所述滤波器的校准延迟之和。13.根据权利要求10所述的设备，其特征在于，所述控制电路被配置为应用所述抽取因子，使得当所述同步脉冲与指示所述装置的输出采样已准备好的所述信号之间的所述间隔小于或等于所述滤波器的所述群时延的一半时，所述临时输出数据速率大于所述指定速率。14.根据权利要求8所述的设备，其特征在于，所述控制电路被配置为应用所述抽取因子，使得当所述同步脉冲与指示所述装置的输出采样已准备好的所述信号之间的所述间隔大于所述滤波器的所述群时延的一半时，所述临时输出数据速率小于所述指定速率。15.一种包括程序指令的非暂时性计算机可读介质，所述程序指令被配置为使处理元件将装置的输出...

【专利技术属性】
技术研发人员：M·U·梅里诺，M·亨尼西，A·E·奥肖内西，C·科罗克，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛,BM