提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储制造技术

本发明专利技术为提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储。在一个方面，DRAM高速缓存管理电路提供多个高速缓存条目，其每一者含有标记存储区域、数据存储区域及错误保护区域。所述DRAM高速缓存管理电路经配置以将待高速缓存的数据存储在每一高速缓存条目的所述数据存储区域中。所述DRAM高速缓存管理电路还经配置为使用错误检测码EDC而非错误校正码ECC且将每一高速缓存条目的标记及所述EDC存储于所述高速缓存条目的所述错误保护区域中。以此方式，可通过避免对于每一高速缓存条目的所述标记存储区域的需要，同时仍提供对于所述高速缓存条目的错误检测来增加DRAM高速缓存的容量。

【技术实现步骤摘要】
【国外来华专利技术】提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储优先权申请本申请要求保护2016年3月30日申请且名为“提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储(PROVIDINGSPACE-EFFICIENTSTORAGEFORDYNAMICRANDOMACCESSMEMORY(DRAM)CACHETAGS)”的美国专利申请案第15/085,350号的优先权，所述专利申请案以全文引用的方式并入本文中。
本专利技术的技术大体上涉及动态随机存取存储器(DRAM)管理，且具体来说，涉及DRAM高速缓存的管理。
技术介绍
由竖直互连的多个堆叠裸片构成的裸片堆叠集成电路(IC)的出现实现了裸片堆叠动态随机存取存储器(DRAM)的产生。裸片堆叠DRAM可用于实施在本文中被称作“高带宽存储器”的事物。高带宽存储器相比常规系统存储器DRAM提供更大的带宽，同时提供类似存取时延。在一些实施方案中，高带宽存储器还可为“近(near)”存储器或物理位置相比其它系统存储器DRAM更接近存储器接口的存储器。高带宽存储器可用于实施DRAM高速缓存以存储先前从系统存储器DRAM读取且从高级高速缓存(例如，作为非限制性实例，3级(L3)高速缓存)中收回的频繁存取的数据。在高带宽存储器中提供DRAM高速缓存可以减少系统存储器DRAM上的存储器争用，并因此实际上增加了整体存储器带宽。如同其它常规高速缓存，DRAM高速缓存内的每一高速缓存条目包含标记存储区域、数据存储区域及错误保护区域。标记存储区域可用于存储标记，所述标记充当高速缓存条目的唯一识别符。经高速缓存的数据存储于高速缓存条目的数据存储区域中，同时错误保护区域可存储错误校正码(ECC)，其使得DRAM高速缓存能够检测并校正高速缓存条目内的经高速缓存的数据的损坏。作为非限制性实例，ECC可包含单一错误校正及双重错误检测(SECDED)码，使得DRAM高速缓存能够校正经高速缓存的数据内的一位错误并检测经高速缓存的数据内的双位错误。然而，可存储于DRAM高速缓存内的数据的量可受到专用于标记存储的DRAM高速缓存的量的负面影响。举例来说，在每一高速缓存条目为64字节长的DRAM高速缓存实施方案中，每一标记的大小可为五(5)个字节，因此消耗可供DRAM高速缓存使用的存储器的近百分之八(8)。DRAM高速缓存实施方案的存储器存取粒度可由于导致标记占据高速缓存条目的超过五(5)个字节而加剧此问题。因此，需要提供用于存储DRAM高速缓存标记的空间高效机制以增加DRAM高速缓存的有效存储器容量。
技术实现思路
实施方式中揭示的各方面包含提供用于动态随机存取存储器(DRAM)高速缓存标记的空间高效存储。在一些方面中，提供DRAM高速缓存管理电路以管理对为高带宽存储器的一部分的DRAM高速缓存的存取。DRAM高速缓存包含多个高速缓存条目，其每一者含有标记存储区域、数据存储区域及错误保护区域。在DRAM高速缓存的一些方面中，标记存储区域可为五(5)个字节长，数据存储区域可为64个字节长，且错误保护区域可为八(8)个字节长。在一些方面，标记存储区域可大于或小于五(5)个字节，而一些方面可提供数据存储区域更大或更小(例如，作为非限制性实例，32个字节或128个字节)，其中错误保护区域具有相对应尺寸。DRAM高速缓存管理电路经配置以将待高速缓存的数据存储在每一高速缓存条目的数据存储区域中。DRAM高速缓存管理电路还经配置为使用错误检测码(EDC)而非错误校正码(ECC)，且将每一高速缓存条目的标记及EDC存储于高速缓存条目的错误保护区域中。作为非限制性实例，EDC可包括占据11个位的循环冗余检查(CRC)，其中高速缓存条目的错误保护区域的剩余53个位用于存储高速缓存条目的标记及/或与存储于高速缓存条目中的数据相关的元数据(例如，作为非限制性实例，压缩及/或安全属性)。以此方式，可通过消除或减小每一高速缓存条目的标记存储区域的尺寸同时仍提供对于高速缓存条目的错误检测来增加DRAM高速缓存的容量。DRAM高速缓存管理电路的其它方面可经配置为以通写模式或回写模式操作。在以通写模式操作的DRAM高速缓存管理电路的各方面中，存储于DRAM高速缓存中的数据也写入到由ECC保护的系统存储器DRAM，由此保证DRAM高速缓存与系统存储器DRAM始终同步，且系统存储器DRAM含有未损坏数据。因此，如果高速缓存条目的EDC指示已在存储于高速缓存条目中的数据内检测到错误，那么DRAM高速缓存管理电路可读取系统存储器DRAM中对应于高速缓存条目的存储行，以获得未损坏数据。在以回写模式操作的DRAM高速缓存管理电路的各方面中，DRAM高速缓存管理电路可进一步提供对应于DRAM高速缓存的多个高速缓存条目的多个脏指示符。在存取高速缓存条目时，DRAM高速缓存管理电路可使用高速缓存条目的脏指示符来确定高速缓存条目是否存储干净(即，未修改的)或脏(即，经修改的)数据。DRAM高速缓存管理电路可采用标记存储区域，其使用如上文所描述的存储干净数据的高速缓存条目的EDC。对于存储脏数据的高速缓存条目来说，DRAM高速缓存管理电路可如同常规高速缓存一般来使用ECC。DRAM高速缓存管理电路还可将误码指示符存储于每一高速缓存条目的错误保护区域内，以指示所述高速缓存条目是使用EDC还是ECC来进行错误检测。在另一方面中，提供一种基于处理器的系统。所述基于处理器的系统包括DRAM高速缓存，其为高带宽存储器的一部分。DRAM高速缓存包括多个各自提供数据存储区域及错误保护区域的高速缓存条目。所述基于处理器的系统进一步包括DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到DRAM高速缓存。所述DRAM高速缓存管理电路经配置以将待高速缓存的数据写入所述DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中。所述DRAM高速缓存管理电路进一步经配置以将所述高速缓存条目的标记及EDC写入所述高速缓存条目的错误保护区域中。在另一方面中，提供一种包含DRAM高速缓存管理电路的基于处理器的系统。所述DRAM高速缓存管理电路包括用于将待高速缓存的数据写入DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中的装置，所述DRAM高速缓存为高带宽存储器的一部分。所述DRAM高速缓存管理电路进一步包括用于将高速缓存条目的标记及EDC写入所述高速缓存条目的错误保护区域中的装置。在另一方面中，一种用于在DRAM高速缓存中提供DRAM高速缓存标记的空间高效存储的方法。所述方法包括通过DRAM高速缓存管理电路将待高速缓存的数据写入DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中，所述DRAM高速缓存为高带宽存储器的一部分。所述方法进一步包括将高速缓存条目的标记及EDC写入所述高速缓存条目的错误保护区域中。在另一方面中，提供一种非暂时性计算机可读媒体。非暂时性计算机可读媒体存储计算机可执行指令，所述计算机可执行指令在由处理器执行时致使所述处理器将待高速缓存的数据写入DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中，所述DRAM高速缓存为高带宽存储器的一部分。非暂时性计算机可读媒本文档来自技高网...

【技术保护点】
1.一种基于处理器的系统，其包括：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存包括多个各自提供数据存储区域及错误保护区域的高速缓存条目；及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存；所述DRAM高速缓存管理电路经配置以：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中；及将所述高速缓存条目的标记及错误检测码EDC写入所述高速缓存条目的所述错误保护区域中。

【技术特征摘要】
【国外来华专利技术】2016.03.30 US 15/085,3501.一种基于处理器的系统，其包括：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存包括多个各自提供数据存储区域及错误保护区域的高速缓存条目；及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存；所述DRAM高速缓存管理电路经配置以：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中；及将所述高速缓存条目的标记及错误检测码EDC写入所述高速缓存条目的所述错误保护区域中。2.根据权利要求1所述的基于处理器的系统，其中所述DRAM高速缓存管理电路经配置为以通写模式操作。3.根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。4.根据权利要求1所述的基于处理器的系统，其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的错误校正码ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，将所述待缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。5.根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。6.根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德-所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。7.根据权利要求1所述的基于处理器的系统，其集成到集成电路IC中。8.根据权利要求1所述的基于处理器的系统，其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。9.一种包含动态随机存取存储器DRAM高速缓存管理电路的基于处理器的系统，其包括：用于将待高速缓存的数据写入DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中的装置，所述DRAM高速缓存为高带宽存储器的一部分；及用于将所述高速缓存条目的标记及错误检测码EDC写入所述高速缓存条目的错误保护区域中的装置。10.一种用于在动态随机存取存储器DRAM高速缓存中提供DRAM高速缓存标记的空间高效存储的方法，其包括：通过DRAM高速缓存管理电路将待高速缓存的数据写入DRAM高速缓存的多个高速缓存条目中的高速缓存条目的数据存储区域中，所述DRAM高速缓存为高带宽存储器的一部分；及将所述高速缓存条目的标记及错误检测码EDC写入所述高速缓存条目的错误保护区域中。11.根据权利要求10所述的方法，其中所述DRAM高速缓存管理电路经配置为以通写模式操作。12.根据权利要求11所述的方法，其进一步包括：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行。13.根据权利要求10所述的方法，其中所述DRAM高速缓存管理电路经配置为以回写模式操作；所...

【专利技术属性】
技术研发人员：N·瓦伊德亚纳坦，M·C·A·A·黑德斯，C·B·韦里利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US