多核架构、接口卡和处理数据包的方法技术

本发明专利技术涉及到多核架构(1)，包括：可重构逻辑设备(2)；所述可重构逻辑设备(2)包含第一CPU(3)和第二CPU(4)；第一CPU(3)被配置为处理安全相关数据；且第二CPU(4)被配置为仅处理安全无关数据。本发明专利技术也涉及到相应的接口卡(13)和处理数据包的方法。

Multi core architecture, interface card and data packet processing method

The invention relates to a multi-core architecture (1), which includes: reconfigurable logic device (2); the reconfigurable logic device (2) comprises a first CPU (3) and a second CPU (4); the first CPU (3) is configured to process security-related data; and the second CPU (4) is configured to process only security-independent data. The invention also relates to a corresponding interface card (13) and a method for processing data packets.

【技术实现步骤摘要】
多核架构、接口卡和处理数据包的方法
技术介绍
本专利技术涉及用于通信目的的多核架构。特别地，本专利技术涉及在列车通信网络(traincommunicationnetwork，TCN)内使用的多核架构。TCN通常由不同的通信网络选项构成，特别是可提供绞线式列车总线(wiretrainbus，WTB)、以太网列车主干(ethernettrainbackbone，ETB)、多功能车辆总线(multifunctionvehiclebus，MVB)、控制器区域网络(CAN总线)和/或以太网(ETH)。本专利技术用于互连在列车通信网络内的不同子系统，使得这些子系统能够通过TCN一起通信或彼此相互通信。验证和认证过程导致在TCN内不同子系统互连的安全相关的、新颖的和创新的设备占用大比例的开发成本。列车的每项功能都可划分安全完整性等级(safetyintegritylevel，SIL)。网络通信设备继承其所涉及功能的SIL。安全完整性等级是对安全仪表系统(safetyinstrumentedfunction，SIF)所要求性能的度量。安全完整性等级为0到4，而在安全完整性等级0中，认为风险低的且(几乎)没有危险可影响安全完整性等级为0的设备。最高的安全完整性等级是等级4。涉及到具有安全完整性等级1至4之一的安全功能的每个应用和每个设备都必须由评估员评估。评估员独立于开发项目。在许多情况下，由外部机构管理这些评估或认证，耗时和成本高。评估完成后，对设备或设备上所运行程序的任何修改都必须经过另一个新的评估过程。因此，修改也耗时和高成本。此外，关于轨道应用，空间也是列车通信网络中的关键参数。这就是为什么通信设备需要节省空间的设计。然而，接口卡(interfacecard)为子系统制造商提供了灵活性，因为他们不必为TCN本身采用他们的系统和协议。此外，系统的维护被简化。因此，本专利技术的目的是提供克服上述缺点的多核架构、接口卡和方法。
技术实现思路
与多核架构相关的目的是通过根据权利要求1所述的多核架构来解决。在从属权利要求中提出优选实施例。多核架构包括可重构逻辑设备，所述可重构逻辑设备包括第一中央处理器(CPU)和第二中央处理器。第一CPU被配置为处理安全相关数据，且优选地执行安全相关功能。该安全相关功能和安全相关数据是所有数据都至少分类在安全完整性等级1至4之一中。第二CPU被配置为处理与安全无关数据，且优选地仅处理安全无关功能，而该安全无关数据是所有数据或者没有归入安全完整性等级之一或者属于安全完整性等级0。根据示例实施例，第一CPU和/或第二CPU形成为精简指令集计算机(reducedinstructionsetcomputer，RISC处理器)。其他处理器类型，诸如CISC等，也是可以的。得益于这种多核架构，现在可在不进行进一步认证的情况下更新安全无关的第二CPU的应用程序(固件)。这是可能的，因为安全的第一CPU的应用程序保持不受影响。在传统架构中，整个功能由单个CPU覆盖，或者在单个CPU上，每个CPU都在不同的逻辑设备(例如ASIC)中使用。本专利技术在相同的可重构逻辑设备内实例化多个CPU。在一个实施例中，可重构逻辑设备被形成为现场可编程门阵列(fieldprogrammablegatearray，FPGA)。由此提供用于(轨道)安全相关应用的可更新多核架构，此外还提供非常节省空间的设计。第二CPU的应用程序固件可被更新和/或可在其中实现另外的应用。由于该第二CPU仅用于处理安全无关数据，因此不需要另外的(新)评估或认证程序。在另一个示例中，多核架构的特征在于，提供用于将第一CPU联接到第二CPU的处理器间通信设备，并被配置为通过第二CPU的程序阻止在第一CPU上所运行程序的冲突和/或干扰，所述处理器间通信设备优选地使用在第一CPU和第二CPU之间的信息传输，其中所述信息传输优选地是双向的。处理器间通信设备优选地在可重构逻辑设备本身上使用并用作一种防火墙，特别是用作硬件防火墙。处理器间通信设备确保第二CPU不会冲突和/或干扰第一CPU的操作。优选地，多核架构提供数字接口模块，所述数字接口模块被配置为至少间接地将一个或多个外围设备连接到第一CPU和/或第二CPU。在一个优选实施例中，数字接口模块被使用在可重构逻辑设备上或可重构逻辑设备内，其提供更节省空间的布局。另外优选地，提供网络接口模块，所述网络接口模块被配置为至少间接地将一个或多个网络设备连接到第一CPU和/或第二CPU。在一个优选实施例中，网络接口模块被使用在可重构逻辑设备上或可重构逻辑设备内。通过该网络接口模块，多核架构可与TCN通信，例如，通过以太网与TCN通信。在一个实施例中，网络接口模块可形成为或可连接到多端口，优选地为三端口以太网交换机。在多核架构的又一个示例中，提供一种数据分割设备。数据分割设备优选地被使用在可重构逻辑设备上或可重构逻辑设备内，且数据分割设备被配置为将数据分割为安全相关数据(包括安全完整性等级1到4的数据)和安全无关数据(包括安全完整性等级0或更低的数据)。数据分割设备确保只有安全完整性等级0或更低的安全无关数据才会被引导至第二CPU。具有1或更高安全完整性等级的每个数据包都被发送到第一CPU。为确保已处理数据包的安全和完整地传输至主机设备，在又一实施例中提供主机接口。该主机接口至少被间接地连接到第一CPU和/或第二CPU，用于将已处理数据包发送到主机设备。主机设备可包括主机驱动器，所述主机驱动器使得在主机的微处理器上运行的主机应用程序能够与多核架构通信并因此与整个TCN通信。例如，主机应用程序可以是门控应用程序、窗控制应用程序、列车气候控制应用程序等。在多核架构的又一个实施例中，第一实时操作系统在第一CPU上运行，且第二实时操作系统在第二CPU上运行。此外，第一CPU运行很多具有与安全完整性级别1到4的数据相关的第一嵌入式应用程序，而第二嵌入式应用程序可正在第二CPU上运行，处理安全完整性级别0或更低的安全无关数据。在一个例子中，为了提供(至少部分地)可更新的系统，第二CPU被配置为可重编程的。因此，在又一示例中，可重构逻辑设备包括存储器(优选闪存)。在该存储器上，可存储安全相关数据和安全无关数据两种类型数据。可重构逻辑设备中还可包含两个不同的存储器，其中一个存储安全相关数据，另一个存储安全无关数据。在任何情况下，只有存储器(闪存)镜像的部分是可更新的，其涉及安全无关数据、功能或程序。因此，可更新或重编程第二CPU的嵌入式应用程序和/或第二实时操作系统。因此，对涉及安全无关数据或设备的第二CPU的调整或修改可以简单的方式执行，而无需因轨道目的对整个多核架构再评估或再认证。在另一个实施例中，可提供用于重编程和/或更新第二CPU的附加的或分离的编程端口。与该方法相关的目的通过根据权利要求11的方法以解决。优选实施例在从属权利要求中提出。本专利技术涉及一种数据包处理方法，所述数据包包括一个或多个安全相关数据包和一个或多个安全无关包，所述方法包括以下步骤：-提供多核架构，所述多核架构具有包括第一CPU和第二CPU的可重构逻辑设备；-通过数据分割设备从安全无关数据包分割一个或多个安全相关数据包分割；-在第一CPU中处理安全相关数据包，所述第一CPU被配本文档来自技高网...

【技术保护点】
1.一种多核架构(1)，包括：可重构逻辑设备(2)；所述的可重构逻辑设备(2)包含第一CPU(3)和第二CPU(4)；第一CPU(3)被配置为处理安全相关数据；以及第二CPU(4)被配置为仅处理安全无关数据。

【技术特征摘要】
2017.04.13 EP 17166428.71.一种多核架构(1)，包括：可重构逻辑设备(2)；所述的可重构逻辑设备(2)包含第一CPU(3)和第二CPU(4)；第一CPU(3)被配置为处理安全相关数据；以及第二CPU(4)被配置为仅处理安全无关数据。2.根据权利要求1所述的多核架构(1)，其特征在于，所述的可重构逻辑设备(2)被形成为现场可编程门阵列(2a)。3.根据权利要求1或2所述的多核架构(1)，其特征在于，提供用于将第一CPU(3)联接到第二CPU(4)的处理器间通信设备(5)，并且该处理器间通信设备(5)被配置为通过第二CPU(4)的进程来阻止在第一CPU(3)上所运行的进程的冲突和/或干扰。4.根据权利要求1至3中任一项所述的多核架构(1)，其特征在于，提供数字接口模块(6)，所述数字接口模块(6)被配置为至少间接地连接一个或多个外围设备到第一CPU(3)和/或第二CPU(4)。5.根据权利要求1至4中任一项所述的多核架构(1)，其特征在于，提供网络接口模块(7)，所述网络接口模块(7)被配置为至少间接地连接一个或多个网络设备到第一CPU(3)和/或第二CPU(4)。6.根据权利要求5所述的多核架构(1)，其特征在于，所述网络接口模块(7)形成为多端口设备，优选地形成为三端口以太网交换机(8)。7.根据权利要求1至6中任一项所述的多核架构(1)，其特征在于，提供数据分割设备(9)，所述数据分割设备(9)被配置为将数据分割为安全相关数据和安全无关数据。8.根据权利要求1至7中任一项所述的多核架构(1)，其特征在于，提供主机接口(10)，所述主机接口(10)至少间接地连接到第一CPU(3)...

【专利技术属性】
技术研发人员：M·梅耶尔，D·霍费尔，S·埃拜尔利，M·迪尔格，
申请(专利权)人：杜根股份公司，
类型：发明
国别省市：瑞士,CH