用于补偿分数N频率综合器中的量化噪声的电路制造技术

本发明专利技术涉及分数N频率综合器，公开了一种用于补偿分数N频率综合器中的量化噪声的电路，包括：PLL电路，将相位补偿信号锁定到参考相位的相位，其中相位锁定环路电路包括分频器和相位频率检测器；(ΣΔ)调幅和相位差计算器，耦合到分频器，通过累积之前所有的一段时间内分频器的输入和分频器的输出的差值，产生累积相位误差；数字控制延迟线，耦合到分频器以及SDM(ΣΔ调幅)和相位差计算器，并通过按延迟控制字倍增累积的相位误差，产生相位补偿信号；以及，相位频率检测器还通过比较相位补偿信号和参考时钟，产生相位误差。通过本发明专利技术，可以抑制由SDM产生的量化噪声。

Circuit for compensating quantization noise in fractional N frequency synthesizer

The invention relates to a fractional N frequency synthesizer, which discloses a circuit for compensating quantized noise in a fractional N frequency synthesizer. The circuit includes a PLL circuit, which locks the phase compensation signal to the phase of the reference phase. The phase locked loop circuit includes a frequency divider and a phase frequency detector; (_) an amplitude modulation and a phase difference calculator. Coupled to the frequency divider, the cumulative phase error is generated by accumulating the difference between the input of the frequency divider and the output of the frequency divider over all periods of time before accumulation; the digital control delay line is coupled to the frequency divider, SDM (_amplitude modulation) and the phase difference calculator, and the phase error accumulated by controlling the word multiplication by delay is generated. The phase frequency detector also generates phase error by comparing the phase compensation signal with the reference clock. By this invention, the quantization noise generated by SDM can be suppressed.

【技术实现步骤摘要】
用于补偿分数N频率综合器中的量化噪声的电路
本专利技术涉及分数N频率综合器，特别但不完全涉及一种用于补偿量化噪声的电路以及方法。
技术介绍
在传统分数N频率综合器中，由反馈环路分频器实施的分频比N在每一个参考周期内都不同。分频比N的不同反映为位于频率综合器输出的量化相位噪声。如果没有恰当地处理，量化噪声将会严重影响系统的性能。因此补偿量化噪声在许多应用中成为不可缺少的事情。设计一种用来有效地补偿量化噪声的方法和装置是很有必要的。
技术实现思路
根据本专利技术的一个实施例，用于补偿分数N频率综合器中的量化噪声的电路包括：相位锁定环路(PLL)电路，布置成将相位补偿信号锁定到参考相位，其中，相位锁定环路电路包括分频器、相位频率检测器；ΣΔ调幅(SDM)和相位差计算器，耦合到分频器并布置成通过累积之前所有的一段时间内分频器输入和分频器输出的差值，产生累积相位误差；数字控制延迟线，耦合到分频器和SDM和相位差计算器，并布置成通过按延迟控制字倍增累积相位误差，产生相位补偿信号，其中延迟控制字来自于以参考时钟和校准时钟作为输入的模块；以及，相位频率检测器还布置成通过比较相位补偿信号和参考时钟，产生相本文档来自技高网...

【技术保护点】
1.一种用于补偿分数N频率综合器中的量化噪声的电路，其特征在于，包括：相位锁定环路电路，布置成将相位补偿信号锁定到参考相位的相位，其中，所述相位锁定环路电路包括分频器和相位频率检测器；ΣΔ调幅和相位差计算器，耦合到所述分频器并布置成通过累积之前所有的一段时间内所述分频器输入和所述分频器输出的差值，产生累积相位误差；数字控制延迟线，耦合到所述分频器和所述ΣΔ调幅和相位差计算器，并布置成通过按延迟控制字倍增所述累积相位误差，产生所述相位补偿信号，其中所述延迟控制字来自于以参考时钟和校准时钟作为输入的模块；以及，所述相位频率检测器还布置成通过比较所述相位补偿信号和所述参考时钟，产生相位误差。

【技术特征摘要】
1.一种用于补偿分数N频率综合器中的量化噪声的电路，其特征在于，包括：相位锁定环路电路，布置成将相位补偿信号锁定到参考相位的相位，其中，所述相位锁定环路电路包括分频器和相位频率检测器；ΣΔ调幅和相位差计算器，耦合到所述分频器并布置成通过累积之前所有的一段时间内所述分频器输入和所述分频器输出的差值，产生累积相位误差；数字控制延迟线，耦合到所述分频器和所述ΣΔ调幅和相位差计算器，并布置成通过按延迟控制字倍增所述累积相位误差，产生所述相位补偿信号，其中所述延迟控制字来自于以参考时钟和校准时钟作为输入的模块；以及，所述相位频率检测器还布置成通过比较所述相位补偿信号和所述参考时钟，产生相位误差。2.如权利要求1所述的电路，其特征在于，所述电路还包括延迟校准电路，耦合到所述数字控制延迟线和所述ΣΔ调幅和相位差计算器，并布置成对所述延迟控制字进行校准。3.如权利要求2所述的电路，其特征在于，所述延迟校准电路还包括延迟校准逻辑电路和校准控制器，其中，所述校准控制器确定装置在校准模式下工作还是在运算模式下工作；以及，所述延迟校准逻辑电路耦合到所述校准控制器，并布置成如果所述校准控制器确定所述装置在校准模式下工作，则产生所述延迟控制字。4.如权利要求1所述的电路，其特征在于，所述ΣΔ调幅和相位差计算器还包括ΣΔ调幅器和瞬时相位差计算器；其中，所述瞬时相位差计算器布置成通过从所述分频器的瞬时输出中减去所述分频器的瞬时输入，产生瞬时相位差；以及，所述σ-δ调幅器耦合到所述瞬时相位差计算器，并布置成通过累积之前所有的一段时间内所述分频器输入和所述分频器输出的差值，产生累积相位误差。5.如权利要求1所述的电路，其特征在于，所述数字控制延迟线还包括可变延迟线和固定延迟线，其中，所述固定延迟线布置成能够用于校准模式而不参与运算模式，以及，所述固定延迟线和所述可变延...

【专利技术属性】
技术研发人员：俞曹刚，其他发明人请求不公开姓名，
申请(专利权)人：博通集成电路上海股份有限公司，
类型：发明
国别省市：上海,31